專利名稱：基于負微分電阻特性的混合setcmos d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器。
背景技術(shù)：
當(dāng)MOS管的特征尺寸隨著摩爾定律的發(fā)展進入IOOnm以后，其可靠性及電學(xué)特性由于受到量子效應(yīng)的影響面臨著諸多的挑戰(zhàn)。數(shù)字電路隨著MOS管特征尺寸的逐漸縮小， 其穩(wěn)定性和集成度也面臨著挑戰(zhàn)。單電子晶體管(single-electron transistor, SET)作為新型的納米電子器件，有望成為MOS管進入納米領(lǐng)域后的有力替代者。SET由庫侖島、柵極電容及兩個隧穿結(jié)構(gòu)成，主要通過柵極電壓控制電子隧穿而形成電流，具有超小的尺寸和極低的功耗。此外，單電子晶體管還具備獨特的庫侖振蕩特性及較高的電荷靈敏度等特性，能有效地降低電路的復(fù)雜程度。因此，采用SET設(shè)計電路是解決目前數(shù)字電路面臨的困難的有效方案之一。但是，由于SET具有較高傳輸延遲、較低輸出電平的缺點，僅由SET構(gòu)成的傳統(tǒng)電路并不能獲得所需的性能，且無法與目前成熟的大規(guī)模集成電路相兼容。本發(fā)明采用SET/CM0S混合的形式，構(gòu)建了一個基于負微分電阻特性的數(shù)字電路-D觸發(fā)器。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器，極大的降低了電路的功耗，并提聞了電路的集成度。本發(fā)明采用以下方案實現(xiàn)一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器， 其特征在于，包括一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDRl以及以SET/CM0S為基礎(chǔ)的負微分電阻電路SET-M0S1，所述的NDRl和SET-M0S1串聯(lián)，所述NMOS管的漏極連接至該NDRl和SET-M0S1之間；一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負微分電阻電路 SET-M0S2,所述的NDR2和SET-M0S2串聯(lián)，所述PMOS管的漏極連接至該NDR2和SET-M0S2 之間；以及一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。在本發(fā)明一實施例中，所述SET-M0S1和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接，該單電子晶體管SET的漏源兩端電壓Kds必須滿足I Kds | 4/ G，其中，G為總電容，CfCg+C&j+Cd+Cs e為元電荷。在本發(fā)明一實施例中，所述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管， 所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS 管的漏極相連，該單電子晶體管SET的漏源兩端電壓Kds必須滿足|Kds|<V^，其中，Ci為總電容，e為元電荷。在本發(fā)明一實施例中，所述單電子晶體管SET由兩個隧穿結(jié)通過庫侖島串聯(lián)而成，外加的偏置電壓由柵極電容耦合到庫侖島上，以控制器件的隧穿電流，該單電子晶體管SET的主要參數(shù)包括隧穿結(jié)電容Cd和C；，隧穿結(jié)電阻/Pd和兄，柵極電容Cg和Gtri ;其中， 隧穿結(jié)的充電能必須大于環(huán)境溫度引起的熱漲落，即八式中..Ec為隧穿結(jié)的充電能'Ci=Cg+Cctrl+Cd+Cs為單電子晶體管的總電容為元電荷么為玻爾茲曼常數(shù)'T為環(huán)境溫度；隧穿結(jié)的電阻必須大于量子電阻，即&，R^>RQ=h/e2 ^25.8 KQ，式中'R。為量子電阻4為普朗克常量。在本發(fā)明一實施例中，所述NMOS傳輸管的參數(shù)滿足溝道寬度1為65nm，溝道長度4為100 nm,閾值電壓Kth為0. 423 V ;所述PMOS傳輸管的參數(shù)滿足溝道寬度Wn為 65nm，溝道長度4為100 nm,閾值電壓Kth為-0. 365V ;所述PMOS管的參數(shù)滿足溝道寬度 Wv為100 nm，溝道長度&為65 nm，柵極電壓Kpg為0. 3 V，閾值電壓Vth為-0. 365 V ;所述 NMOS管的參數(shù)滿足溝道寬度K為lOOnm，溝道長度&為65nm，閾值電壓Kth為0. 423 V， 柵極電壓Vn為0. 26V ;所述單電子晶體管SET的參數(shù)滿足隧穿結(jié)電容C；、Cd為0. 15aF，隧穿結(jié)電阻兄JPd為I MQ，背柵電壓Krfril為-0. IV，背柵電壓K&12為0. 7V,背柵電容Gtri為0.laF，柵極電容Cg為0. 2aF。與傳統(tǒng)的D觸發(fā)器相比，本發(fā)明采用的基于負微分電阻特性的混合SET/CM0SD觸發(fā)器的工作電流僅僅只有2(T40nA，極大的降低了電路的功耗；如果采用純CMOS來實現(xiàn)緩沖器，本發(fā)明提出的D邊沿觸發(fā)器將需要14個晶體管，而如果采用SET/CM0S混合結(jié)構(gòu)實現(xiàn)緩沖器，則需要16個晶體管，此外由于SET具有極小的面積，與純CMOS構(gòu)成的D邊沿觸發(fā)器相比，本發(fā)明的電路結(jié)構(gòu)具有更小的面積。在低功耗、高集成度的設(shè)計中能得到很好的應(yīng)用。而且與SET構(gòu)成的觸發(fā)器相比，本發(fā)明有較大的輸出擺幅。
〔0010〕圖1是單電子晶體管SET結(jié)構(gòu)示意圖。
〔0011〕圖2是以SET/CMOS為基礎(chǔ)的負微分電阻電路SET-MOS電路結(jié)構(gòu)示意圖。
〔0012〕圖3是以SET/CMOS為基礎(chǔ)的負微分電阻電路SET-MOS電路的仿真特性曲線圖。
〔0013〕圖4是具有NDR特性的混合SET/CMOS電路NDR電路結(jié)構(gòu)示意圖。
〔0014〕圖5是具有NDR特性的混合SET/CMOS電路NDR電路的仿真特性曲線圖。
〔0015〕圖6是鎖存器的結(jié)構(gòu)示意圖。
〔0016〕圖7是鎖存器的仿真特性曲線圖。
〔0017〕圖8是鎖存器的瞬態(tài)仿真結(jié)果示意圖。
〔0018〕圖9是本發(fā)明基于負微分電阻特性的混合SETCMOS D觸發(fā)器的結(jié)構(gòu)示意圖。
〔0019〕圖10是該D觸發(fā)器的仿真示意圖。
具體實施例方式下面結(jié)合附圖及實施例對本發(fā)明做進一步說明。本實施例提供一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器，其特征在于，包括一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDRl以及以 SET/CM0S為基礎(chǔ)的負微分電阻電路SET-M0S1，所述的NDRl和SET-M0S1串聯(lián)，所述NMOS管的漏極連接至該NDRl和SET-M0S1之間；一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負微分電阻電路SET-M0S2，所述的NDR2和SET-M0S2串聯(lián)，所述PMOS管的漏極連接至該NDR2和SET-M0S2之間；以及一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。上述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管，所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS管的漏極相連，該單電子晶體管SET的漏源兩端電壓Kds必須滿足I Kds |<^/(^，其中，Q為總電容，e為元電荷。上述SET-MOSl和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS 管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接，該單電子晶體管SET的漏源兩端電壓Fds必須滿足I Kds|<V^，其中，Ci為總電容，e為元電荷。為了讓一般技術(shù)人員更好的理解本發(fā)明，下面我們分別對各部分結(jié)構(gòu)及工作原理進行詳細說明
單電子晶體管是指利用電子電荷的粒子性和庫侖阻塞振蕩效應(yīng)控制單個或少數(shù)幾個電子轉(zhuǎn)移的器件，其雙柵結(jié)構(gòu)如圖I所示。單電子晶體管由兩個隧穿結(jié)通過庫侖島串聯(lián)而成。外加的偏置電壓由柵極電容耦合到庫侖島上，以控制器件的隧穿電流.單電子晶體管的主要參數(shù)有隧穿結(jié)電容Cd和C；，隧穿結(jié)電阻&和兄，柵極電容通過偏置電壓控制電子隧穿，使單電子晶體管具有獨特的庫侖阻塞振蕩特性。即在漏源兩端電壓固定下，隨著柵壓的增大，晶體管漏電流具有周期性變化。該特性必須滿足兩個條件才能產(chǎn)生
(I)隧穿結(jié)的充電能必須大于環(huán)境溫度引起的熱漲落，即毛/，式中'Ec為隧穿結(jié)的充電能A為單電子晶體管的總電容，Cx=C+Cctrl+Cd+Cs -,e為元電荷么為玻爾茲曼常數(shù)；r為環(huán)境溫度。(2)隧穿結(jié)的電阻必須遠大于量子電阻，即 25. 8 KQ, 式中為量子電阻;A為普朗克常量。與CMOS不同的是，單電子晶體管在較高的漏源電壓匕下并不會進入飽和狀態(tài).隨著Kds的增大，庫侖阻塞將會消失。因此，柵源電壓Kgs和漏源電壓Kds能同時控制單電子晶體管的庫侖阻塞區(qū)。為了使單電子晶體管能正常地進行開關(guān)工作，漏源電壓必須滿足|匕|4/仏。此外，單電子晶體管還可以通過背柵電壓Krfrt控制其電流特性。通過偏置不同的Lrt，單電子晶體管的庫侖阻塞振蕩曲線會發(fā)生平移。日本研究者Inokawa，及其同事提出一種以SET/CM0S為基礎(chǔ)的負微分電阻電路 (簡稱SET-MOS電路)，其結(jié)構(gòu)及特性如圖2，3所示。本發(fā)明通過研究該電路結(jié)構(gòu)，利用SET的基本原理，結(jié)合CMOS管的特性，提出了另一種具有NDR特性的混合SET/CM0S電路(簡稱為 NDR電路)，其基本結(jié)構(gòu)如圖4所示。該NDR電路由一個雙柵SET及一個PMOS管串聯(lián)而成。 PMOS管的源極與SET的源極相連，SET的柵極則與PMOS管的漏極相連。為了使單電子晶體管產(chǎn)生庫侖阻塞現(xiàn)象，SET漏源兩端電壓必須滿足|Kds|<V^.為此，圖2中PMOS管的柵極偏置在固定電壓Kp下，使SET漏源兩端的電壓Fds保持在一個基本恒定的值I Vsu-(Vv-Vth) I， 其中Kh是PMOS的閾值電壓.該值必須設(shè)定得足夠低，即小于e/ Ce.此時，PMOS管偏置在亞閾值區(qū)。通過串聯(lián)一個PMOS管，SET的源端電壓不會受到MOS管漏端電壓Kd的影響， 并且在V0的控制下產(chǎn)生庫侖振蕩和庫侖阻塞特性.此外，該電路采用雙柵的SET結(jié)構(gòu)，通過調(diào)整背柵電壓Ktri控制庫侖振蕩的相位，使電路獲得合適的NDR特性，如圖5所示。本發(fā)明提出一種鎖存器是由上述的兩種NDR混合電路串聯(lián)而成的，其結(jié)構(gòu)如圖6 所示。該鎖存器利用兩種變化方向不同的NDR特性構(gòu)成雙穩(wěn)態(tài)，如圖7所示。穩(wěn)態(tài)點“0”位于SET-MOS電路特性的正阻區(qū)與NDR電路特性的波谷的交點處，而穩(wěn)態(tài)點“I”位于SET-MOS電路特性的波谷與NDR電路特性的負阻區(qū)的交點處。通過調(diào)整SET的背柵電壓Ketal，及兩個MOS管的偏置電壓Kn、Kp，會改變兩個穩(wěn)態(tài)點的位置，以便獲得更大輸出擺幅。經(jīng)過適當(dāng)調(diào)整，穩(wěn)態(tài)點“0”的位置大約在0. 05V(邏輯0)，穩(wěn)態(tài)點“I”的位置大約在0. 55V(邏輯I)。 當(dāng)NMOS傳輸管打開(字線，word line為高電平)時，輸入點(位線，bit line)與鎖存點匕導(dǎo)通，鎖存點匕隨著位線電壓的變化而變化。而在字線的下降沿到來，即傳輸管關(guān)閉時，如果匕不等于兩個穩(wěn)態(tài)點的值，則電路會出現(xiàn)兩種變化情況1.《位于穩(wěn)態(tài)點I附近(匕>0. 3V) 時，其將被拉至0. 55V左右；2.匕位于穩(wěn)態(tài)點2附近(K/0. 3V)時，其將被拉至0. 05V左右。 并且，鎖存點將一直保持其中一個穩(wěn)態(tài)點的電壓值不變，直到下一個字線高電平來臨。在電平鎖存器中，采用65-nm CMOS的低功耗PTM模型和SET子電路模型模擬電路行為。其瞬態(tài)仿真結(jié)果見圖8，仿真參數(shù)見表I。傳統(tǒng)邊沿觸發(fā)器一般是采用兩個S-R電平鎖存器串聯(lián)而成。根據(jù)同樣的思想，本發(fā)明提出的D觸發(fā)器是由上述的鎖存器級聯(lián)而成的，其結(jié)構(gòu)如圖9所示。該D觸發(fā)器是下邊沿觸發(fā)，而上邊沿觸發(fā)只要將clock控制的兩個MOS管互換就可以了。當(dāng)clock為高電平時，第一個傳輸管導(dǎo)通，第一鎖存器的值隨著D值的變化而變化。當(dāng)clock的下降沿到來時， D的電壓值將被第一鎖存器鎖存，第一個傳輸管關(guān)閉，第二個傳輸管打開。從而使第一鎖存器鎖存的電壓值被第二鎖存器獲取，此時，無論D值如何變化，Q值也不會改變，直至下一個時鐘下降沿到來。因此，下邊沿觸發(fā)功能實現(xiàn)，如圖10。第二鎖存器除了 W=65nm、L=IOOnm 的PMOS傳輸管外，電路中其余晶體管的參數(shù)與表I相同。
Tanperatore3'OOKPMOSW5IOftm6 JmnVs0.3V-CG65VNiSrIOSW,IOOnmL6 Jiwu.V,0.26V0.423VSETc, C,015aFRs : PvsIMQ~0.lV OJVO.laFC、OJrFpass transistor (HMOS)L65n 1龜 0.423V表 I
值得一提的是，在本節(jié)提出的電路結(jié)構(gòu)中，如果直接將兩個鎖存器串聯(lián)在一起，將不能獲得邊沿觸發(fā)功能。因為，當(dāng)clock為低電平時，流過第二個傳輸管的漏電流與第一鎖存器存儲點的穩(wěn)態(tài)電流相當(dāng)，從而破壞了原有的穩(wěn)定點，這將導(dǎo)致存儲在第一鎖存器的信息丟失，使第二鎖存器獲得錯誤的值。引起該問題的主要原因是，第一鎖存器的電流驅(qū)動能力及輸入阻抗太低。為此，本發(fā)明在主、從觸發(fā)器之間添加了一個緩沖器，如圖9所示。由于緩沖器有較大地輸入阻抗，將第一鎖存器與PMOS傳輸管隔離開來，解決了信息丟失的問題。如果采用純CMOS來實現(xiàn)緩沖器，本發(fā)明提出的D邊沿觸發(fā)器將需要14個晶體管，而如果采用SET/CMOS混合結(jié)構(gòu)實現(xiàn)緩沖器，則需要16個晶體管，但是不管怎樣，與純CMOS構(gòu)成的D邊沿觸發(fā)器相比，本發(fā)明提出的結(jié)構(gòu)都將大大減少所需晶體管數(shù)，提高了芯片的集成度，而且其工作電流也極低(nA級)，有效地降低了芯片功耗。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器，其特征在于，包括一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDRl以及以SET/CM0S為基礎(chǔ)的負微分電阻電路SET-M0S1，所述的NDRl和SET-MOSl串聯(lián)，所述NMOS 管的漏極連接至該NDRl和SET-MOSl之間；一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負微分電阻電路SET-M0S2，所述的NDR2和SET-M0S2串聯(lián)，所述PMOS 管的漏極連接至該NDR2和SET-M0S2之間；以及一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。
2.根據(jù)權(quán)利要求I所述的基于負微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于 所述SET-MOSl和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接，該單電子晶體管SET的漏源兩端電壓Kds必須滿足|Kds|<Vf2，其中，&為總電容，e為元電荷。
3.根據(jù)權(quán)利要求I所述的基于負微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于 所述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管，所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS管的漏極相連，該單電子晶體管 SET的漏源兩端電壓Kds必須滿足I KdsI <^/&，其中，&為總電容，e為元電荷。
4.根據(jù)權(quán)利要求2或3所述的基于負微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于所述單電子晶體管SET由兩個隧穿結(jié)通過庫侖島串聯(lián)而成，外加的偏置電壓由柵極電容耦合到庫侖島上，以控制器件的隧穿電流，該單電子晶體管SET的主要參數(shù)包括隧穿結(jié)電容G和Cs,隧穿結(jié)電阻Ra和Rs,柵極電容Cg和Gtal ;其中，隧穿結(jié)的充電能必須大于環(huán)境溫度引起的熱漲落，即瓦，式中'Ec為隧穿結(jié)的充電能'Ci=Cg+Cctrl+Cd+Cs為單電子晶體管的總電容W為元電荷;七為玻爾茲曼常數(shù)為環(huán)境溫度；隧穿結(jié)的電阻必須大于量子電阻，即RvRWRfh/e2 ^25.8 KQ，式中 為量子電阻-’h為普朗克常量。
5.根據(jù)權(quán)利要求4所述的基于負微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于 所述NMOS傳輸管的參數(shù)滿足溝道寬度Wn為65nm，溝道長度Ln為100 nm,閾值電壓Kth為·0.423 V ;所述PMOS傳輸管的參數(shù)滿足溝道寬度rnS65nm，溝道長度Zn為100 nm，閾值電壓Kth為-0. 365V ;所述PMOS管的參數(shù)滿足溝道寬度Wv為100 nm，溝道長度&為65 nm, 柵極電壓Kpg為0. 3 V，閾值電壓Vth為-0. 365 V ;所述NMOS管的參數(shù)滿足溝道寬度Wn為 lOOnm，溝道長度々為65nm，閾值電壓Kth為0. 423 V，柵極電壓Vn為0. 26V ;所述單電子晶體管SET的參數(shù)滿足隧穿結(jié)電容C；、C1d為0. 15aF，隧穿結(jié)電阻兄、/Pd為I ，背柵電壓 Kctrll為-0. IV’背柵電壓Kctri2為0. 7V,背柵電容Gtri為0. IaF,柵極電容Ci為0. 2aF。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種基于負微分電阻特性的混合SETCMOS D觸發(fā)器，該結(jié)構(gòu)的重點是利用SET與CMOS組成的混合電路產(chǎn)生兩種變化方向相反的NDR特性，并利用該特性構(gòu)成兩個用于存儲電壓值的穩(wěn)態(tài)點，實現(xiàn)鎖存器的功能,并通過級聯(lián)兩個鎖存器實現(xiàn)D觸發(fā)器功能。與傳統(tǒng)的D觸發(fā)器相比，本發(fā)明采用的基于負微分電阻特性的混合SET/CMOS D邊沿觸發(fā)器極大的降低了電路的功耗，并提高了電路的集成度。
文檔編號H03K3/012GK102594298SQ20121004802
公開日2012年7月18日 申請日期2012年2月29日 優(yōu)先權(quán)日2012年2月29日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學(xué)