專利名稱：具計時延遲線∑－△調(diào)變器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于根據(jù)權(quán)利要求第1項預(yù)特征項的∑-Δ調(diào)變器(SDM)。
背景技術(shù)：
首先，應(yīng)注意名稱“∑-Δ調(diào)變器(SDM)”及“∑-Δ轉(zhuǎn)換器”于下文被互換地使用，就硬件觀點而言，SD AD轉(zhuǎn)換器包括具下游數(shù)字濾波器的調(diào)變器。
先前技藝∑-Δ調(diào)變器的基本細(xì)節(jié)可發(fā)現(xiàn)于Norsworthy，S.R.；Schreiber，R.；Temes，G.C.∑-Δ數(shù)據(jù)轉(zhuǎn)換器理論、設(shè)計及模擬-IEEE，1996十一月(ISBN0780310454)。
∑-Δ調(diào)變器形成常用于電線基礎(chǔ)及無線通訊的AD轉(zhuǎn)換器之基礎(chǔ)，趨向愈來愈先進(jìn)數(shù)字訊號加工及結(jié)果為趨向AD轉(zhuǎn)換盡可能靠近輸入或天線的趨勢表示存在具更高分辨率及更寬頻寬的轉(zhuǎn)換器之需求。
提供具寬頻寬及高分辨率及同時中度功率消耗的轉(zhuǎn)換器之目的因而為移動式應(yīng)用而產(chǎn)生。
原則上，有三種增加∑-Δ調(diào)變器分辨率的方式-由增加量化器的分辨率(更多位)-此伴隨著因組件的不匹配而產(chǎn)生的線性問題；-由增加在調(diào)變器濾波器的階及/或Q-因子-此伴隨著穩(wěn)定問題；-由增加超取樣-在此情況，功率損失以至少計時頻率的平方增加。此外，當(dāng)計時頻率增加時，加于最大可允許計時顫動的要求變得更嚴(yán)苛。
在先前技藝中有兩種習(xí)知SDM具體實施例a)基于切換電容器技術(shù)的不連續(xù)時間轉(zhuǎn)換器，輸入訊號在SDM的輸入被取樣，此具體實施例能耐參數(shù)波動，對計時顫動不非常敏感及因此為最普遍的具體實施例，其基本缺點為必須選擇運算放大器的頻寬使得其至少為計時頻率大小的五倍至十倍。此外，電容器重排噪聲(KTC噪聲)預(yù)先決定所使用電容器的最小尺寸，結(jié)果，這些轉(zhuǎn)換器在高于約50MHz及/或高分辨率(高于約16位)的高計時頻率逐漸地拉引非常大量的電流。在SDM輸入的取樣需要額外輸入濾波器以避免混淆，該輸入濾波器占據(jù)甚至更大的面積及進(jìn)一步增加功率消耗，所以他們不構(gòu)成具高分辨率及寬頻寬的移動式應(yīng)用之合適方法，b)基于連續(xù)時間集成器的轉(zhuǎn)換器，該集成器一般使用RC、IC或gmc技術(shù)進(jìn)行，這些轉(zhuǎn)換器對影響時間常數(shù)的參數(shù)波動是敏感的。然而，它們在習(xí)知具體實施例的基本缺點為較SC方法顯著為高的顫動敏感性，此原因為經(jīng)由反饋訊號的整合，故經(jīng)由已被反饋的訊號(一般為電流)的時間積分決定電流的響應(yīng)，結(jié)果，計時顫動直接影響該反饋訊號。因一般該反饋訊號的振幅顯著較輸入訊號的振幅為高，結(jié)果為，顫動敏感性被進(jìn)一步提高，這些連續(xù)時間轉(zhuǎn)換器因而適合用于較高計時速率，因在此情況下運算放大器的頻寬必須約略對應(yīng)于計時頻率，該輸入訊號的低傳輸濾波一般與噪聲成形在SD調(diào)變器內(nèi)的相同濾波器區(qū)塊一起進(jìn)行，使得一般不需要抗混淆輸入濾波器。
c)根據(jù)Madrid大學(xué)Hernandez教授的新提案，亦可能基于延遲線路取代集成器來進(jìn)行SDM。雖然，觀念上，此提供速度(因連續(xù)時間)與顫動敏感性間的良好協(xié)調(diào)，實際上，合適的連續(xù)時間延遲線路無法被整合于硅ICs。習(xí)知及適合個別延遲線路系基于SAW、BAW或分散LC觀念。所有這些具體實施例具相當(dāng)?shù)偷淖杩?典型上50至200歐姆)，再次造成高功率消耗。所以，此有興趣的想法亦不構(gòu)成所提出要求的實務(wù)方法。
發(fā)明內(nèi)容
本發(fā)明系基于提供SDM的目的，與在先前技藝所揭示的及迄今已實際進(jìn)行的SDMs相較，本發(fā)明SDM具較低的電力損失及較寬的頻寬。
此目的系根據(jù)本發(fā)明藉由根據(jù)權(quán)利要求第1項的SDM達(dá)到。
權(quán)利要求第2至8項系關(guān)于根據(jù)本發(fā)明SDM的有利及較佳具體實施例。
根據(jù)本發(fā)明SDM的有利及較佳示例具體實施例使用圖式解釋于下文。
具體實施例方式
做為根據(jù)本發(fā)明SDM的示例具體實施例，圖式顯示具低傳輸濾波于前饋路徑的二階SDM的電路圖。
在此情況下，使用已知原則(亦由Hernandez使用)沿延遲線路(DL)設(shè)計低輸濾波。然而，根據(jù)本發(fā)明，計時(但連續(xù)振幅)線路(DL)取代先前技藝所使用的連續(xù)時間線而被使用，存在該計時線的各種集成實施-儲體隊伍裝置(BBD)，-電荷耦合裝置(CCD)。
兩種裝置皆已長時間以集成形式被大量生產(chǎn)，證實他們對制造的適合性，在此方面應(yīng)參考下列文件在CCDs-美國專利第3,999,152號，-Eastman Kodak CCD Primer MTD/PS-0218，版次1-EastmanKodak公司，羅徹斯特，2001。
在BBDs-Edwards，R.T.；Cauwenberghs，G.；Pineda，F(xiàn).J.；“聲波瞬時分類的混合訊號校正器”-Conference Papor ISCAS 97，-Calvert，J.B.模擬延遲裝置-<可在http//www.du.edu/-etuttle/electron/elect39.htm>發(fā)現(xiàn)于網(wǎng)絡(luò)。
因為，盡管晶體管的使用，該兩裝置幾乎是“被動”組件，少數(shù)組件的功率消耗為最少的?？蛇_(dá)到的計時速度依據(jù)MOS晶體管的瞬時頻率(在CCDs的情況下)及最大頻率(在BBDs的情況下)而定，故在具ft、fmax值＞100GHz之次微米技術(shù)，在多至數(shù)100MHz范圍的計時速度不會構(gòu)成CCDs的問題。
對BBDs的操作高閘極/汲極重迭電容為需要的，此可由如裝設(shè)連接至該晶體管的第二閘極條帶或由延伸閘極超過汲極擴(kuò)散(可能需要額外植入以進(jìn)行此)或藉由具盡可能高的耦合電容之鋁質(zhì)路軌而達(dá)到。
少數(shù)特殊步驟被普遍用于CCDs制造技術(shù)以維持低傳輸損失，這些步驟包括使用高阻抗磊晶層及雙閘技術(shù)，因在此情況僅使用少數(shù)組件，傳輸損失不為關(guān)鍵性的及特殊步驟不應(yīng)為必要的。
使用CCDs一般可達(dá)到較使用BBDs為高的計時頻率。
以最簡單形式，在SDM的延遲線路(DL)及比較器在相同計時速率操作，故單一組件一計時循環(huán)的振幅-模擬延遲已足夠。然而，如同在SC-基底轉(zhuǎn)換器的情況下，此具體實施例需要抗混淆輸入濾波器，但SDM本身僅具低功率消耗。
在根據(jù)本發(fā)明∑-Δ調(diào)變器的其它示例具體實施例中，該延遲線路(DL)以較比較器計時速率顯著為高的計時速率被計時。
因而本發(fā)明基本觀念為使用經(jīng)計時延遲線路(DL)(其可以簡單方式被整合及具低功率消耗)做為用做∑-Δ調(diào)變器的噪聲成形之濾波器的中心組件。具中等功率消耗的快速SDM可與以時間連續(xù)方式操作的運算放大器(OA)聯(lián)合實施。兩種變化被提出以比較器計時速率計時該延遲線路(DL)或是以顯著較高頻率計時之。
此觀念可被應(yīng)用于幾乎任何已知及可想象的時間連續(xù)∑-Δ轉(zhuǎn)換器架構(gòu)，特別是任何濾波器位準(zhǔn)、低傳輸及帶通轉(zhuǎn)換器、實數(shù)及虛數(shù)轉(zhuǎn)換器、單回路及串級轉(zhuǎn)換器。
根據(jù)本發(fā)明二階SDM的具低傳輸濾波于前饋路徑的示例具體實施例的電路圖(示于圖式)顯示，做為實例，僅為多數(shù)的可能實施例如具較高或較低的濾波位準(zhǔn)、位數(shù)、增加或減少的超取樣的其中一。帶通轉(zhuǎn)換器及甚至是虛數(shù)帶通轉(zhuǎn)換器亦可能經(jīng)由兩延遲組件(DL)及兩運算放大器(OA)之使用而于一般稱的共振器回路。具數(shù)字濾波于前饋路徑，或串級轉(zhuǎn)換器的合并，如與MASH觀念調(diào)和，亦為可能的。亦可能使用前饋架構(gòu)取代反饋架構(gòu)實施低傳輸濾波(如在圖式中所示)。
權(quán)利要求
1.一種具用于噪聲成形的濾波器之∑-Δ調(diào)變器，且該濾波器具至少一延遲線(DL)，其特征在于該延遲線(DL)為計時線路。
2.根據(jù)權(quán)利要求第1項的∑-Δ調(diào)變器，其特征在于該延遲線(DL)為連續(xù)振幅線路。
3.根據(jù)先前權(quán)利要求其中一項的∑-Δ調(diào)變器，其特征在于該調(diào)變器以一種方式被設(shè)計使得該延遲線(DL)以該∑-Δ調(diào)變器的比較器計時速率被計時。
4.根據(jù)權(quán)利要求第1項或根據(jù)權(quán)利要求第2項的∑-Δ調(diào)變器，其特征在于該調(diào)變器以一種方式被設(shè)計使得該延遲線路(DL)以顯著高于該∑-Δ調(diào)變器的比較器計時速率的計時速率被計時。
5.根據(jù)先前權(quán)利要求其中一項的∑-Δ調(diào)變器，其特征在于該調(diào)變器具至少一以時間連續(xù)方式操作的運算放大器(OA)及系與該至少一延遲線(DL)串聯(lián)連接。
6.根據(jù)權(quán)利要求第5項的∑-Δ調(diào)變器，其特征在于該調(diào)變器具兩延遲線(DL，DL 1)及兩運算放大器(OA，OA 1)于一共振器回路。
7.根據(jù)先前權(quán)利要求其中一項的∑-Δ調(diào)變器，其特征在于該調(diào)變器系為串級變換器的形式。
8.根據(jù)先前權(quán)利要求其中一項的∑-Δ調(diào)變器，其特征在于該延遲線(DL)系藉由BBDs及/或CCDs整合。
全文摘要
一種∑－Δ調(diào)變器被提供為具用于噪聲成形的濾波器，且該濾波器具至少一延遲線(DL)，該延遲線(DL)為計時線路。
文檔編號H03M3/00GK1581703SQ20041005567
公開日2005年2月16日 申請日期2004年8月2日 優(yōu)先權(quán)日2003年7月31日
發(fā)明者R·科克 申請人:因芬尼昂技術(shù)股份公司