一種降低鎳管道缺陷的方法
【專利摘要】本發(fā)明提供了一種降低鎳管道缺陷的方法，包括：對硅襯底表面進(jìn)行低溫硅離子注入，以在硅襯底表面形成一層均勻的無定形層；進(jìn)行鎳淀積。本發(fā)明的技術(shù)方案有效地阻隔鎳管道缺陷的發(fā)生，大大降低了鎳管道缺陷的形成，能夠?qū)㈡嚬艿廊毕輸?shù)目從幾千顆水準(zhǔn)降到幾十顆水準(zhǔn)，并實現(xiàn)對MOS器件帶來的影響達(dá)到可控的目的。
【專利說明】一種降低鏡管道缺陷的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種降低鎳管道缺陷的方法。
【背景技術(shù)】
[0002]目前，在65nm以下的半導(dǎo)體制造技術(shù)中，鎳硅化物用于降低金屬-半導(dǎo)體接觸電阻。而鎳管道是一種普遍存在的硅襯底缺陷，它會在電路工作時引起較大的漏電流。針對這個問題，傳統(tǒng)技術(shù)主要集中在鎳合金的摻雜以及快速熱處理參數(shù)的優(yōu)化，但這些辦法在45nm以下的制程中收效不大。
[0003]近期業(yè)界開始關(guān)注在鎳淀積前通過離子注入形成無定形層的方法來抑制鎳管道缺陷的形成，但是注入元素的類型和方法都沒有得到很好的優(yōu)化，對MOS器件帶來的影響也很難控制。
[0004]專利CN102569115A公開了一種半導(dǎo)體器件缺陷的檢測方法，包括下列步驟:在半導(dǎo)體襯底上形成MOS晶體管，所述MOS晶體管包括柵極、源/漏極；在皿)5晶體管的柵極上及源/漏極的半導(dǎo)體襯底上形成金屬硅化物層；對金屬硅化物層進(jìn)行檢測；如檢測出無缺陷，則繼續(xù)在后續(xù)晶圓上進(jìn)行半導(dǎo)體器件制作，如不符合要求，則調(diào)整相應(yīng)制造設(shè)備的參數(shù)。本發(fā)明避免了在成品后再檢測而造成的大批次的晶圓浪費的情況，在降低浪費率的同時也提高了成品率。但該專利不能抑制鎳管道缺陷的形成問題。
[0005]專利CN103545231A公開了一種鎳侵蝕缺陷在線檢測方法，用于在CMOS器件制備工藝中檢測鎳侵蝕缺陷，包括如下步驟:a)、電子束掃描儀以第一配置參數(shù)掃描CMOS器件一表面區(qū)域，濾除非線條狀缺陷，第一配置參數(shù)包括第一電流值；b)、電子束掃描儀以第二配置參數(shù)掃描該表面區(qū)域，濾除線條狀缺陷，第二配置參數(shù)包括第二電流值；C)、以透射電鏡在暗場下掃描該表面區(qū)域，確定是否存在鎳侵蝕缺陷；d)、若存在鎳侵蝕缺陷，通過失效分析對鎳侵蝕缺陷進(jìn)行核實與分類；e)、切換至另一表面區(qū)域，回到步驟a)繼續(xù)執(zhí)行。其中，第一電流值小于第二電流值。該方法準(zhǔn)確率高、實施簡單，易于在半導(dǎo)體行業(yè)內(nèi)推廣。但該專利任然不能抑制鎳管道缺陷形成的問題。
【發(fā)明內(nèi)容】
[0006]鑒于上述問題，本發(fā)明提供一種降低鎳管道缺陷的方法。
[0007]本發(fā)明解決技術(shù)問題所采用的技術(shù)方案為:
[0008]一種降低鎳管道缺陷的方法，其中，包括以下步驟:
[0009]步驟I，制備硅襯底；
[0010]步驟2，對所述硅襯底表面進(jìn)行硅離子注入，以在硅襯底表面形成一層均勻的無定形層；
[0011]步驟3，進(jìn)行鎳淀積。
[0012]其中，還包括步驟4，進(jìn)行退火工藝。
[0013]其中，所述步驟2中進(jìn)行硅離子注入之前還包括清洗所述硅襯底。[0014]其中，所述步驟2中在-50?-100°C下進(jìn)行硅離子注入。
[0015]其中，所述步驟2中娃離子注入能力為I?3Kev。
[0016]其中，所述步驟2中硅離子注入的離子劑量為1E12?1E15。
[0017]其中，所述步驟I中的硅襯底為40nm制程的12寸晶圓。
[0018]上述技術(shù)方案具有如下優(yōu)點或有益效果:
[0019]本發(fā)明，的技術(shù)方案有效地阻隔鎳管道缺陷的發(fā)生，大大降低了鎳管道缺陷的形成，能夠?qū)㈡嚬艿廊毕輸?shù)目從幾千顆水準(zhǔn)(IOOOea level)降到幾十顆水準(zhǔn)(IOea level),并實現(xiàn)對MOS器件帶來的影響達(dá)到可控的目的。
【專利附圖】
【附圖說明】
[0020]參考所附附圖，以更加充分的描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對本發(fā)明范圍的限制。
[0021]圖1是本發(fā)明方法實施例中硅襯底的結(jié)構(gòu)示意圖；
[0022]圖2是本發(fā)明方法實施例中離子注入的示意圖；
[0023]圖3是本發(fā)明方法實施例中鎳淀積示意圖。
【具體實施方式】
[0024]下面結(jié)合附圖對本發(fā)明方法進(jìn)行詳細(xì)說明。
[0025]本發(fā)明的一種降低鎳管道缺陷的方法，包括:
[0026]如圖1中所示，步驟I，制備硅襯底I ;
[0027]如圖2中所示，步驟2，清洗硅襯底1，在-50?_100°C下對硅襯底I表面進(jìn)行硅離子注入，注入能量為I?3Kev，離子劑量為1E12?1E15，以在硅襯底I表面形成一層均勻的無定形層2 ；
[0028]如圖3中所示，步驟3，進(jìn)行鎳淀3積；
[0029]步驟4，進(jìn)行退火工藝。
[0030]本發(fā)明的實施例在淀積鎳之前，先清洗晶圓表面，然后進(jìn)行低溫硅(Si)離子注入，低溫為-50°C?-100°C，注入能量為I?3Kev，注入元素硅(Si)離子劑量為1E12?1E15。隨后即開始正常的鎳淀積工藝。
[0031]通本發(fā)明的實施例，在40nm制程的12寸晶圓上，鎳管道缺陷由原先的5000多顆降至50顆左右。
[0032]本發(fā)明的實施例有效地阻隔鎳管道缺陷的發(fā)生，大大降低了鎳管道缺陷的形成，能夠?qū)㈡嚬艿廊毕輸?shù)目從幾千顆水準(zhǔn)(IOOOea level)降到幾十顆水準(zhǔn)(IOea level)，并實現(xiàn)對MOS器件帶來的影響達(dá)到可控的目的。
[0033]對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
【權(quán)利要求】
1.一種降低鎳管道缺陷的方法，其特征在于，包括以下步驟: 步驟I，制備硅襯底； 步驟2，對所述硅襯底表面進(jìn)行硅離子注入，以在硅襯底表面形成一層均勻的無定形層； 步驟3，進(jìn)行鎳淀積。
2.如權(quán)利要求1所述的降低鎳管道缺陷的方法，其特征在于，還包括步驟4，進(jìn)行退火工藝。
3.如權(quán)利要求2所述的降低鎳管道缺陷的方法，其特征在于，所述步驟2中進(jìn)行硅離子注入之前還包括清洗所述硅襯底。
4.如權(quán)利要求3所述的降低鎳管道缺陷的方法，其特征在于，所述步驟2中在-50?-100°C下進(jìn)行硅離子注入。
5.如權(quán)利要求4所述的降低鎳管道缺陷的方法，其特征在于，所述步驟2中硅離子注入能力為I?3KeVo
6.如權(quán)利要求5所述的降低鎳管道缺陷的方法，其特征在于，所述步驟2中硅離子注入的尚子劑量為1E12?1E15。
7.如權(quán)利要求1所述的降低鎳管道缺陷的方法，其特征在于，所述步驟I中的硅襯底為40nm制程的12寸晶圓。
【文檔編號】H01L21/02GK103887149SQ201410106537
【公開日】2014年6月25日 申請日期:2014年3月20日 優(yōu)先權(quán)日:2014年3月20日
【發(fā)明者】何志斌, 邱裕明 申請人:上海華力微電子有限公司