專利名稱：電壓調(diào)節(jié)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓調(diào)節(jié)器的相位補(bǔ)償電路。
背景技術(shù)：
對現(xiàn)有的電壓調(diào)節(jié)器進(jìn)行說明。圖4是示出現(xiàn)有的電壓調(diào)節(jié)器的電路圖?，F(xiàn)有的電壓調(diào)節(jié)器由基準(zhǔn)電壓電路101、差動放大電路102、PM0S晶體管106、相位補(bǔ)償電路460、電阻108、109、接地端子100、輸出端子121以及電源端子150構(gòu)成。相位補(bǔ)償電路460由恒流電路405、NM0S晶體管401、406、403、408、電容402、407以及電阻404構(gòu)成。差動放大電路102由如圖5所示的單級放大器構(gòu)成。作為連接，差動放大電路102，反相輸入端子連接至基準(zhǔn)電壓電路101，同相輸入端子連接至電阻108和109的連接點(diǎn)，輸出端子連接至PMOS晶體管106的柵極和NMOS晶體管401的漏極?；鶞?zhǔn)電壓電路101的另一端連接至接地端子100。NMOS晶體管401，源極連接至NMOS晶體管403的漏極和電容402，柵極連接至NMOS晶體管406的柵極和漏極。 NMOS晶體管403，源極連接至接地端子100，柵極連接至電阻404和NMOS晶體管408的漏極。NMOS晶體管408，源極連接至接地端子100，柵極連接至電阻404的另一端以及電容402 和407的連接點(diǎn)，漏極連接至NMOS晶體管406的源極。NMOS晶體管406，漏極連接至恒流電路405，恒流電路405的另一端連接至電源端子150。PMOS晶體管106，源極連接至電源端子150，漏極連接至輸出端子121和電容407的另一端以及電阻108的另一端。電阻109 的另一端連接至接地端子100(例如，參照非專利文獻(xiàn)1)。非專利文獻(xiàn)1 :IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I :RE⑶LAR PAPERS, VOL. 54，NO. 9，2007 年 9 月(圖 13)然而，在現(xiàn)有的技術(shù)中，相位補(bǔ)償電路460成為使差動放大電路102的輸出端子的電流的一部分流至接地的構(gòu)成。因此，存在這樣的課題電流從差動放大電路102的晶體管 503向輸出流動，流動至輸入晶體管501、504的電流的平衡被破壞而產(chǎn)生偏移(offset)，難以得到正確的輸出電壓。
發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而作出的，提供能夠獲得正確的輸出電壓的具有相位補(bǔ)償電路的電壓調(diào)節(jié)器。本發(fā)明為一種電壓調(diào)節(jié)器，具備輸出晶體管；相位補(bǔ)償電路；以及單級構(gòu)成的差動放大電路，放大將輸出晶體管所輸出的電壓進(jìn)行分壓的分壓電壓與基準(zhǔn)電壓電路的基準(zhǔn)電壓的差并輸出，控制輸出晶體管的柵極，所述電壓調(diào)節(jié)器的特征在于，相位補(bǔ)償電路具備第一恒流電路，連接至輸出晶體管的柵極；第一晶體管，其漏極連接至所述輸出晶體管的柵極；第二晶體管，其漏極連接至第一晶體管的柵極和第二恒流電路以及電阻，其柵極連接至所述電阻和第一電容；以及第一電容，其另一端的連接連接至電壓調(diào)節(jié)器的輸出端子。具備本發(fā)明的相位補(bǔ)償電路的電壓調(diào)節(jié)器能夠不破壞流動至差動放大電路的輸入晶體管的電流的平衡且不產(chǎn)生偏移地獲得正確的輸出電壓。而且，能夠不依賴于輸出電容和輸出電阻，穩(wěn)定且高速地動作。
圖1是示出第一實(shí)施方式的電壓調(diào)節(jié)器的電路圖。圖2是示出第二實(shí)施方式的電壓調(diào)節(jié)器的電路圖。圖3是示出第三實(shí)施方式的電壓調(diào)節(jié)器的電路圖。圖4是示出現(xiàn)有的電壓調(diào)節(jié)器的電路圖。圖5是示出由單級放大器構(gòu)成的差動放大電路的電路圖。附圖標(biāo)記說明100接地端子；101基準(zhǔn)電壓電路；102差動放大電路；103、104、105、405、505恒流電路；121輸出端子；150電源端子；160、260、360、460相位補(bǔ)償電路。
具體實(shí)施例方式圖1是第一實(shí)施方式的電壓調(diào)節(jié)器的電路圖。第一實(shí)施方式的電壓調(diào)節(jié)器由基準(zhǔn)電壓電路101、差動放大電路102、相位補(bǔ)償電路160、PMOS晶體管106、電阻108、109、接地端子100、輸出端子121以及電源端子150構(gòu)成。相位補(bǔ)償電路160由NMOS晶體管112、114、電容115、電阻113以及恒流電路104、105 構(gòu)成。差動放大電路102構(gòu)成如圖5所示的單級放大器。接著，對第一實(shí)施方式的電壓調(diào)節(jié)器的單元電路的連接進(jìn)行說明。差動放大電路102，反相輸入端子連接至基準(zhǔn)電壓電路101，同相輸入端子連接至電阻108和109的連接點(diǎn)，輸出端子連接至PMOS晶體管106的柵極和NMOS晶體管112的漏極以及恒流電路104。基準(zhǔn)電壓電路101的另一端連接至接地端子100。NMOS晶體管 112，源極連接至接地端子100，柵極連接至電阻113和NMOS晶體管114的漏極。NMOS晶體管114，柵極連接至電阻113的另一端和電容115，漏極連接至恒流電路105，源極連接至接地端子100。恒流電路104和105的另一端連接至電源端子150。PMOS晶體管106，源極連接至電源端子150，漏極連接至輸出端子121和電容115的另一端以及電阻108的另一端。 電阻109的另一端連接至接地端子100。接著，對第一實(shí)施方式的電壓調(diào)節(jié)器的動作進(jìn)行說明。電阻108和109將輸出端子121的電壓即輸出電壓Vout進(jìn)行分壓，輸出分壓電壓 Vfb。差動放大電路102構(gòu)成單級放大器，比較基準(zhǔn)電壓電路101的輸出電壓Vref和分壓電壓Vfb，以輸出電壓Vout成為固定的方式控制輸出晶體管106的柵極電壓。如果輸出電壓Vout比既定電壓高，則分壓電壓Vfb變得比基準(zhǔn)電壓Vref高。于是，差動放大電路102 的輸出信號(輸出晶體管106的柵極電壓)變高，輸出晶體管106會截止，輸出電壓Vout 變低。這樣，以輸出電壓Vout成為固定的方式進(jìn)行控制。另外，如果輸出電壓Vout比既定電壓低，則進(jìn)行與上述相反的動作，輸出電壓Vout變高。這樣，第一實(shí)施方式的電壓調(diào)節(jié)器以輸出電壓Vout成為固定的方式進(jìn)行控制。在此，第一實(shí)施方式的電壓調(diào)節(jié)器在由具有相位補(bǔ)償電路160的以下的式(1)和 (2)表示的頻率產(chǎn)生極點(diǎn)(pole)。
M = 2K{RfimPWRout{GmNn4Rn3CU5)}…⑴#2=G “GHCn5)…⑵
2^CoutC0Rl是差動放大電路102的輸出阻抗的寄生電阻分量。Rout是連接至輸出端子121 的負(fù)載電阻。GmP106是PMOS晶體管106的跨導(dǎo)。GmN114是匪OS晶體管114的跨導(dǎo)。R113 是電阻113的電阻值。C115是電容115的電容值。Cout是所連接的輸出電容。CG是PMOS 晶體管106的柵極電容值。從式(1)和式(2)可知，第一極點(diǎn)和第二極點(diǎn)的位置能夠用電阻113和電容115 以及NMOS晶體管114的跨導(dǎo)來調(diào)節(jié)，能夠以不依賴于輸出電阻Rout和輸出電容Cout的值而穩(wěn)定地動作的方式進(jìn)行調(diào)整。由于差動放大電路102的輸出端子連接至NMOS晶體管112的漏極和恒流電路 104，因而向NMOS晶體管112流動的電流能夠流自恒流電路104。而且，由于電流不從差動放大電路102的輸出端子向NMOS晶體管112流動，因而差動放大電路102的輸入級的晶體管不產(chǎn)生偏移。通過這樣，從而由于偏移而導(dǎo)致的輸出電壓的偏差消失，能夠正確地設(shè)定輸出電壓。此外，恒流電路104、105也可以采用使用電流鏡電路使電流流自別的恒流源的構(gòu)成。通過以上所述，能夠降低差動放大電路102所產(chǎn)生的偏移而抑制輸出電壓的偏差。而且，能夠不依賴于輸出電阻和輸出電容而穩(wěn)定地動作。圖2是第二實(shí)施方式的電壓調(diào)節(jié)器的電路圖。第二實(shí)施方式的電壓調(diào)節(jié)器的相位補(bǔ)償電路260還具備電容201。電容201連接至NMOS晶體管112的漏極與輸出端子121之間。電容201能夠使由于NMOS晶體管114的跨導(dǎo)產(chǎn)生的極點(diǎn)進(jìn)一步移動至高頻區(qū)域。 所以，能夠不依賴于輸出電阻Rout和輸出電容Cout的值，調(diào)整電壓調(diào)節(jié)器的相位。所以，第二實(shí)施方式的電壓調(diào)節(jié)器具備電容201，由此，能夠更穩(wěn)定地動作。圖3是第三實(shí)施方式的電壓調(diào)節(jié)器的電路圖。第三實(shí)施方式的電壓調(diào)節(jié)器的相位補(bǔ)償電路360在恒流電路104與NMOS晶體管112的漏極之間追加NMOS晶體管111作為串聯(lián)晶體管(cascode transistor)。恒流電路103和匪OS晶體管107是對匪OS晶體管111 的柵極施加偏置電壓的電路。恒流電路103，一個端子連接至電源端子150，另一個端子連接至NMOS晶體管107 的漏極。NMOS晶體管107，源極連接至接地端子100，柵極和漏極連接至NMOS晶體管111的柵極。NMOS晶體管111，源極連接至NMOS晶體管112的漏極和電容201的連接點(diǎn)，漏極連接至差動放大電路102的輸出端子。NMOS晶體管111作為串聯(lián)晶體管而動作，能夠降低在NMOS晶體管112產(chǎn)生的溝道長度調(diào)制的影響。此外，作為串聯(lián)晶體管而動作的NMOS晶體管111也可以連接至NMOS晶體管114的漏極。如以上所說明的，依據(jù)第一實(shí)施方式的電壓調(diào)節(jié)器，能夠降低差動放大電路102 所產(chǎn)生的偏移而抑制輸出電壓的偏差。而且，依據(jù)第二實(shí)施方式的電壓調(diào)節(jié)器，使由于NMOS
5晶體管114的跨導(dǎo)產(chǎn)生的極點(diǎn)移動至高頻區(qū)域，由此，能夠以更穩(wěn)定地動作的方式調(diào)整相位。進(jìn)而，依據(jù)第三實(shí)施方式的電壓調(diào)節(jié)器，能夠降低NMOS晶體管112所產(chǎn)生的溝道長度調(diào)制的影響。此外，恒流源104和105也可以用連接有柵極和源極的Nch耗盡型晶體管如此設(shè)置。或者，也可以由Pch耗盡型晶體管構(gòu)成。另外，也可以不特別設(shè)置恒流電路103和NMOS晶體管107作為偏置電路，而能夠從其他電路供給偏置電壓。在這種情況下，將作為串聯(lián)晶體管的NMOS晶體管111設(shè)計成適當(dāng)?shù)某叽缂纯伞?br>
權(quán)利要求
1.一種電壓調(diào)節(jié)器，具備單級構(gòu)成的差動放大電路，放大基準(zhǔn)電壓與將輸出晶體管所輸出的電壓進(jìn)行分壓的分壓電壓的差并輸出，控制所述輸出晶體管的柵極；以及相位補(bǔ)償電路，其特征在于，所述相位補(bǔ)償電路，具備第一恒流電路，連接至所述差動放大電路的輸出端子；第一晶體管，其漏極連接至所述差動放大電路的輸出端子；第二晶體管，其漏極連接至所述第一晶體管的柵極，其柵極經(jīng)由電阻連接至所述第一晶體管的柵極；第二恒流電路，連接至所述第二晶體管的漏極；以及第一電容，連接至所述第二晶體管的柵極與所述輸出晶體管的漏極之間。
2.如權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于，所述相位補(bǔ)償電路具備連接至所述第一晶體管的漏極與所述輸出晶體管的漏極之間的第二電容。
3.如權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于，所述相位補(bǔ)償電路在所述第一晶體管或所述第二晶體管的漏極具備串聯(lián)晶體管。
4.如權(quán)利要求2所述的電壓調(diào)節(jié)器，其特征在于，所述相位補(bǔ)償電路在所述第一晶體管或所述第二晶體管的漏極具備串聯(lián)晶體管。
全文摘要
本發(fā)明提供能夠獲得正確的輸出電壓的具有相位補(bǔ)償電路的電壓調(diào)節(jié)器。相位補(bǔ)償電路由下列部件構(gòu)成第一恒流電路，連接至輸出晶體管的柵極；第一晶體管，其漏極連接至輸出晶體管的柵極；第二晶體管，其漏極連接至第一晶體管的柵極和第二恒流電路以及電阻，其柵極連接至電阻和第一電容；以及第一電容，其另一端連接至電壓調(diào)節(jié)器的輸出端子。通過這樣，能夠防止電流從差動放大電路的輸出端子向第一晶體管的漏極流動，能夠降低差動放大電路的輸入晶體管所產(chǎn)生的偏移電壓而獲得正確的輸出電壓。
文檔編號G05F1/56GK102566639SQ20111042714
公開日2012年7月11日 申請日期2011年12月7日 優(yōu)先權(quán)日2010年12月9日
發(fā)明者S·亨 申請人:精工電子有限公司