專利名稱：Fpga配置器件的ate測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array,簡(jiǎn)稱FPGA)配置器件(FPGA使用時(shí)需要從外部讀取配置數(shù)據(jù)，這種存儲(chǔ)有配置數(shù)據(jù)的器件稱之為配置器件)的測(cè)試方法，具體涉及一種FPGA配置器件的自動(dòng)測(cè)試設(shè)備(Automatic TestEquipment,簡(jiǎn)稱ATE)測(cè)試方法。
背景技術(shù)：
進(jìn)行FPGA產(chǎn)品的二次開發(fā)，最終都會(huì)生成具有特定功能的配置位流文件，這種位流文件會(huì)在實(shí)際使用時(shí)被下載到FPGA中。FPGA的下載過(guò)程就是從外部存儲(chǔ)器或計(jì)算機(jī)(PC)讀取這些位流數(shù)據(jù)。通常情況下，運(yùn)用FPGA開發(fā)的產(chǎn)品在工作過(guò)程的初始化階段會(huì)預(yù)先自動(dòng)讀取配置位流數(shù)據(jù)，這些數(shù)據(jù)被存放在一塊附帶的可編程序只讀存儲(chǔ)器(Programmable read-only memory,簡(jiǎn)稱PROM)中，這塊PROM就是我們所說(shuō)的FPGA配置器件。這類FPGA配置器件的測(cè)試在專用的程序燒錄器上已有解決方案，但其測(cè)試效率低、測(cè)試不全面，不能滿足現(xiàn)代產(chǎn)業(yè)化測(cè)試的要求。本方案針對(duì)18VXX系列PROM配置器件提出了一種在ATE上實(shí)現(xiàn)高效測(cè)試的方法。 要測(cè)試18Vxx系列PROM配置器件，需先了解18Vxx系列PROM的結(jié)構(gòu)。18Vxx系列PROM的結(jié)構(gòu)與一般PROM結(jié)構(gòu)有很大不同，一般PROM寫入數(shù)據(jù)的輸入端口與讀出數(shù)據(jù)的輸出端口是同一端口，如圖1。而18Vxx系列PR0M的數(shù)據(jù)寫入和數(shù)據(jù)讀出是不同的端口，且寫入方式完全不同。18Vxx系列PROM的數(shù)據(jù)寫入通過(guò)JTAG端口進(jìn)行，使用過(guò)程中數(shù)據(jù)通過(guò)另一組端口與FPGA進(jìn)行數(shù)據(jù)傳輸，如圖2。 —些專用燒寫器可以對(duì)以上兩種結(jié)構(gòu)(圖1和圖2)的PROM進(jìn)行數(shù)據(jù)寫入燒錄。圖1器件的測(cè)試、燒寫方法在ATE上都有成熟的方案發(fā)表。圖2器件的測(cè)試、燒寫方法都局限于專用燒寫器，其測(cè)試燒寫程序如下
(1)準(zhǔn)備好被燒寫的數(shù)據(jù)文件。 (2)在燒寫器配套的專用軟件中調(diào)入數(shù)據(jù)文件( 一次設(shè)置只能調(diào)入一個(gè)數(shù)據(jù)文件)。
(3)執(zhí)行寫入命令。
(4)執(zhí)行寫入數(shù)據(jù)的驗(yàn)證命令。
(5)執(zhí)行寫入數(shù)據(jù)加密。 以上五個(gè)步驟都必須人工介入，不能一次性連續(xù)執(zhí)行，尤其是對(duì)多個(gè)文件數(shù)據(jù)的調(diào)入、燒寫都必須一步一步手工進(jìn)行，效率很低。本技術(shù)針對(duì)圖2類型18Vxx系列PROM器件的測(cè)試、燒寫，可以在ATE上實(shí)現(xiàn)全自動(dòng)的文件調(diào)入、燒寫、驗(yàn)證、加密的動(dòng)作，且可以無(wú)限自動(dòng)重復(fù)以上過(guò)程。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種FPGA配置器件的ATE測(cè)試方法，它可以解決以下技術(shù)問(wèn)題 (1)在ATE上實(shí)現(xiàn)數(shù)據(jù)寫入的特定時(shí)序設(shè)計(jì)。 通過(guò)JTAG端口 (TCK、 TMS、 TDI、 TD0)注入不同數(shù)據(jù)可使18Vxx PROM處于各種各樣的狀態(tài)，或?qū)崿F(xiàn)不同的功能。我們已知一些JTAG命令寄存器中命令字的意義(XILINX公司DS026資料文件)FF表示直通命令；01表示取樣命令；00表示外部測(cè)試；FA表示CLAMP邊界掃描操作；FC表示使端口高阻態(tài)；FE表示讀取器件IDCODE ;FD表示讀取用戶碼；EE表示FPGA開始配置數(shù)據(jù)CF腳變低電平。但這些命令無(wú)法實(shí)現(xiàn)數(shù)據(jù)的寫入和驗(yàn)證，為此本發(fā)明所解決的第一個(gè)問(wèn)題是要設(shè)計(jì)特定的數(shù)據(jù)寫入時(shí)序。
(2)實(shí)現(xiàn)數(shù)據(jù)驗(yàn)證的特定時(shí)序設(shè)計(jì)。 通過(guò)JTAG端口寫入的數(shù)據(jù)是否正確，需要得到及時(shí)驗(yàn)證，設(shè)計(jì)數(shù)據(jù)驗(yàn)證時(shí)序非常必要。當(dāng)然我們也可以在數(shù)據(jù)全部寫入后通過(guò)與FPGA相連的端口檢驗(yàn)是否正確，但這樣會(huì)使測(cè)試時(shí)間延長(zhǎng)。本發(fā)明所要解決的第二個(gè)問(wèn)題是設(shè)計(jì)一種即時(shí)數(shù)據(jù)驗(yàn)證時(shí)序可以大大縮短ATE的測(cè)試時(shí)間。 (3) ATE上實(shí)現(xiàn)高故障覆蓋率高效連續(xù)測(cè)試。 實(shí)現(xiàn)高故障覆蓋測(cè)試，必須使用高故障測(cè)試碼，對(duì)于18Vxx系列PROM來(lái)說(shuō)就是要寫入各種存儲(chǔ)圖案，這些圖案有幾十種之多，但對(duì)于18Vxx系列PROM每次只能寫入一種，如何將幾十種測(cè)試圖案自動(dòng)調(diào)入并自動(dòng)測(cè)試，是本技術(shù)方案要解決的第三個(gè)主要問(wèn)題。
為了解決以上技術(shù)問(wèn)題，本發(fā)明提供了一種FPGA配置器件的ATE測(cè)試方法，包括如下步驟 (1)依次在VCCint端和VCCO端上電； (2)進(jìn)入在系統(tǒng)可編程狀態(tài)； (3)寫入時(shí)間常數(shù)； (4)進(jìn)入寫數(shù)據(jù)模式，寫入一幀數(shù)據(jù)； (5)處理移入的數(shù)據(jù)； (6)數(shù)據(jù)寫入存儲(chǔ)單元； (7)重復(fù)步驟(4)到(6)寫入下一幀數(shù)據(jù)，直到寫入所有數(shù)據(jù)。 本發(fā)明具有以下優(yōu)點(diǎn)可以實(shí)現(xiàn)18VXX系列PROM的產(chǎn)業(yè)化測(cè)試，大大提高測(cè)試效
率降低測(cè)試成本，測(cè)試時(shí)間可以縮短到原有測(cè)試時(shí)間的30%以內(nèi)。
下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。 圖1是一般PROM的芯片結(jié)構(gòu)圖； 圖2是18VXX系列PROM的芯片結(jié)構(gòu)圖； 圖3是上電過(guò)程的時(shí)序圖； 圖4是進(jìn)入ISP狀態(tài)的時(shí)序圖； 圖5是寫入時(shí)間常數(shù)的時(shí)序圖； 圖6是進(jìn)入寫數(shù)據(jù)模式的時(shí)序圖； 圖7是處理移入的第一幀數(shù)據(jù)的時(shí)序圖； 圖8是數(shù)據(jù)寫入存儲(chǔ)單元的時(shí)序 圖9是第二幀數(shù)據(jù)寫入的時(shí)序圖； 圖10是本發(fā)明一個(gè)實(shí)施例的完整時(shí)序圖。
具體實(shí)施例方式
本技術(shù)研究實(shí)現(xiàn)了 18VXX系列PROM在ATE設(shè)備上的測(cè)試，加速了 18VXXPR0M測(cè)試效率，極大地滿足了低成本高效率的市場(chǎng)測(cè)試要求。 本技術(shù)的主要內(nèi)容是設(shè)計(jì)一種特定時(shí)序，使18VxxPR0M器件可以在ATE上實(shí)現(xiàn)自動(dòng)測(cè)試。下面以一較佳實(shí)施例對(duì)本發(fā)明作以說(shuō)明。 18Vxx系列PROM器件有圖2所示的16個(gè)引腳，除圖示14個(gè)引腳外還有端口電源VCCO端和內(nèi)部邏輯電源VCCint端。TCK端、TMS端、TDI端和TDO端四個(gè)引腳主要用于數(shù)據(jù)的寫入和輸出，其他IO端引腳為用戶配置數(shù)據(jù)所用。完成數(shù)據(jù)的寫入和讀出設(shè)置如下上電過(guò)程和信號(hào)時(shí)序 步驟SI :依次在VCCint端和VCCO端上電。VCCint端上電施加3. 3V電壓后等待lOms，再對(duì)VCCO端口加3. 3V電壓，等待10ms后施加其他信號(hào)，其時(shí)序如圖3所示。
步驟S2 :進(jìn)入在系統(tǒng)可編程(In-system Programming,簡(jiǎn)稱ISP)狀態(tài)。在TMS端為"1"時(shí)，TCK端加5個(gè)正脈沖，脈寬lus(后續(xù)的脈沖寬度都為lus);將TMS端置為"O"，在TCK端加4個(gè)正脈沖；再將TMS端置為"1 "，在TCK端加2個(gè)正脈沖；又再將TMS端置為"0"，在TCK端加2個(gè)正脈沖；通過(guò)這樣的時(shí)序設(shè)置，器件進(jìn)入讀指令狀態(tài)。又在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令E8 (00010111)，其時(shí)序如圖4所示。 步驟S3 :寫入時(shí)間常數(shù)。在步驟S2的基礎(chǔ)上將TMS端置為"1"，同時(shí)在TCK端加3個(gè)正脈沖；又將TMS端置為"0"，在TCK端加2個(gè)正脈沖；器件進(jìn)入讀數(shù)據(jù)狀態(tài)，又在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入數(shù)據(jù)34(00101100)。其時(shí)序如圖5所示。
步驟S4 :進(jìn)入寫數(shù)據(jù)模式。在步驟S3的基礎(chǔ)上將TMS端置為"1"，同時(shí)在TCK端加2個(gè)正脈沖；又將TMS端置為"O"，同時(shí)在TCK端加4個(gè)正脈沖；再將TMS置為"1 "，在TCK端加2個(gè)正脈沖；又將TMS端置為"O"，在TCK端加2個(gè)正脈沖此時(shí)器件進(jìn)入讀指令狀態(tài)，又在TCK端的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令ED(lOllOlll)。再次使TMS端置為"1 "，在TCK端加3個(gè)正脈沖；又將TMS端置為"0"，在TCK端加2個(gè)正脈沖此時(shí)器件進(jìn)入讀數(shù)據(jù)狀態(tài)。此后將第一幀的2Kbit的數(shù)據(jù)從TDI端口移入(每個(gè)TCK脈沖下移入一個(gè)bit數(shù)據(jù))，其時(shí)序如圖6所示。 步驟S5 :處理移入的2kbit數(shù)據(jù)。步驟S4中的全部2Kbit數(shù)據(jù)移入后，將TMS端置為"1 "，在TCK端加2個(gè)正脈沖；將TMS端置為"0"， TCK端加2個(gè)正脈沖，進(jìn)入讀指令狀態(tài)；在TCK端的八個(gè)時(shí)鐘下，TDI端口移入指令EB(11010111)。再次使TMS端置為"1 "，在TCK端加3個(gè)正脈沖；又將TMS端置為"0"，在TCK端加2個(gè)正脈沖此時(shí)器件進(jìn)入讀數(shù)據(jù)狀態(tài)。在TCK端的16個(gè)時(shí)鐘下，TDI端口移入兩字節(jié)數(shù)據(jù)OOH、OOH(0000000000000000)，其時(shí)序如圖7所示。 步驟S6 :數(shù)據(jù)寫入存儲(chǔ)單元。在步驟S5的基礎(chǔ)上將TMS端置為"1"，同時(shí)在TCK端加2個(gè)正脈沖；又將TMS端置為"O"，在TCK端加4個(gè)正脈沖；再將TMS端置為"1 "，在TCK端加2個(gè)正脈沖，此時(shí)器件進(jìn)入讀指令狀態(tài)，又在TCK端的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令EA (01010111)。再次使TMS端置為"1"，在TCK端加2個(gè)正脈沖；又將TMS置為"0"，在TCK端加4個(gè)正脈沖此時(shí)器件進(jìn)入等待狀態(tài)。等待10ms后，第一幀的2kbit數(shù)據(jù)就被存儲(chǔ)到器件的Flash或E印rom中，其時(shí)序如圖8所示。 步驟S7 :返回步驟S4，第二幀數(shù)據(jù)寫入。將TMS置為"1"，在TCK端加2個(gè)正脈沖；又將TMS置為"0"，在TCK端加2個(gè)正脈沖此時(shí)器件進(jìn)入讀指令狀態(tài)，又在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令ED (10110111)。再次使TMS置為"1 "，在TCK端加3個(gè)正脈沖；又將TMS置為"O"，在TCK端加2個(gè)正脈沖此時(shí)器件進(jìn)入讀數(shù)據(jù)狀態(tài)。此后將第二幀的2Kbit的數(shù)據(jù)從TDI端口移入(每個(gè)TCK脈沖一個(gè)bit數(shù)據(jù))。在寫入第二幀數(shù)據(jù)的同時(shí)，可以同時(shí)在TD0端口測(cè)試到第一幀的2kbit的數(shù)據(jù)，其時(shí)序如圖9所示。
......， 依次寫入所有數(shù)據(jù)。數(shù)據(jù)多少與器件的存儲(chǔ)容量有關(guān)。 通過(guò)以上S4到S6的步驟和時(shí)序設(shè)置，可以在ATE上將18Vxx系列的FPGA配置器件進(jìn)行完全測(cè)試，測(cè)試圖案可采用經(jīng)典的存儲(chǔ)器測(cè)試算法產(chǎn)生。完整的時(shí)序見圖io所示。
權(quán)利要求
一種FPGA配置器件的ATE測(cè)試方法，其特征在于，包括如下步驟(1)依次在VCCint端和VCCO端上電；(2)進(jìn)入在系統(tǒng)可編程狀態(tài)；(3)寫入時(shí)間常數(shù)；(4)進(jìn)入寫數(shù)據(jù)模式，寫入一幀數(shù)據(jù)；(5)處理移入的數(shù)據(jù)；(6)數(shù)據(jù)寫入存儲(chǔ)單元；(7)重復(fù)步驟(4)到(6)寫入下一幀數(shù)據(jù)，直到寫入所有數(shù)據(jù)。
2. 如權(quán)利要求l所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(1)的時(shí)序 具體為在VCCint端上電施加3. 3V電壓后等待10ms，再對(duì)VCCO端口加3. 3V電壓，等待 10ms后施加其他信號(hào)。
3. 如權(quán)利要求1所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(2)的時(shí)序 具體為在TMS端為"1"時(shí)，TCK端加5個(gè)正脈沖；將TMS端置為"0"，在TCK端加4個(gè)正脈 沖；將TMS端置為"1 "，在TCK端加2個(gè)正脈沖；將TMS置為"0"，在TCK端加2個(gè)正脈沖； 在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令00010111。
4. 如權(quán)利要求l所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(3)的時(shí)序 具體為將TMS置為"1"，同時(shí)在TCK端加3個(gè)正脈沖；將TMS置為"O"，在TCK端加2個(gè)正 脈沖；在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入數(shù)據(jù)00101100。
5. 如權(quán)利要求l所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(4)的時(shí)序 具體為將TMS端置為"1 "，同時(shí)在TCK端加2個(gè)正脈沖；將TMS端置為"0"，同時(shí)在TCK端 加4個(gè)正脈沖；將TMS端置為"1 "，在TCK端加2個(gè)正脈沖；將TMS端置為"0"，在TCK端加 2個(gè)正脈沖；在TCK的八個(gè)時(shí)鐘下，通過(guò)TDI端口移入指令10110111 ;使TMS端置為"l"，在 TCK端加3個(gè)正脈沖；將TMS端置為"O"，在TCK端加2個(gè)正脈沖，將一幀數(shù)據(jù)從TDI端口移 入。
6. 如權(quán)利要求5所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，從TDI端口移入 數(shù)據(jù)是在TCK端的每個(gè)脈沖下移入一個(gè)bit數(shù)據(jù)。
7. 如權(quán)利要求l所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(5)的時(shí)序 具體為將TMS端置為"1 "，在TCK端加2個(gè)正脈沖；將TMS端置為"0"， TCK端加2個(gè)正脈 沖；在TCK端的八個(gè)時(shí)鐘下，TDI端口移入指令11010111 ;使TMS端置為"l"，在TCK端加3 個(gè)正脈沖；將TMS端置為"0"，在TCK端加2個(gè)正脈沖；在TCK端的16個(gè)時(shí)鐘下，TDI端口 移入兩字節(jié)數(shù)據(jù)0000000000000000。
8. 如權(quán)利要求l所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，步驟(6)的時(shí)序 具體為將TMS端置為"1"，同時(shí)在TCK端加2個(gè)正脈沖；將TMS端置為"O"，在TCK端加4 個(gè)正脈沖；將TMS置為"1"，在TCK端加2個(gè)正脈沖；在TCK端的八個(gè)時(shí)鐘下，通過(guò)TDI端口 移入指令01010111 ;使TMS端置為"1"，在TCK端加2個(gè)正脈沖；將TMS端置為"0"，在TCK 端加4個(gè)正脈沖；等待10ms后，步驟(4)寫入的一幀的數(shù)據(jù)就被存儲(chǔ)到器件的Flash或 E印rom中。
9. 如權(quán)利要求1所述的FPGA配置器件的ATE測(cè)試方法，其特征在于，所述的一幀數(shù)據(jù) 為2Kbit。
全文摘要
本發(fā)明公開了一種FPGA配置器件的ATE測(cè)試方法，包括如下步驟(1)依次在VCCint端和VCCO端上電；(2)進(jìn)入在系統(tǒng)可編程狀態(tài)；(3)寫入時(shí)間常數(shù)；(4)進(jìn)入寫數(shù)據(jù)模式，寫入一幀數(shù)據(jù)；(5)處理移入的數(shù)據(jù)；(6)數(shù)據(jù)寫入存儲(chǔ)單元；(7)重復(fù)步驟(4)到(6)寫入下一幀數(shù)據(jù)，直到寫入所有數(shù)據(jù)。本發(fā)明具有以下優(yōu)點(diǎn)可以實(shí)現(xiàn)18VXX系列PROM的產(chǎn)業(yè)化測(cè)試，大大提高測(cè)試效率降低測(cè)試成本，測(cè)試時(shí)間可以縮短到原有測(cè)試時(shí)間的30％以內(nèi)。
文檔編號(hào)G01R31/3185GK101788646SQ20101012340
公開日2010年7月28日 申請(qǐng)日期2010年3月12日 優(yōu)先權(quán)日2010年3月12日
發(fā)明者余琨, 葉守銀, 岳小兵, 徐惠, 牛勇, 祁建華 申請(qǐng)人:上海華嶺集成電路技術(shù)有限責(zé)任公司