專利名稱：全可編程任意波形發(fā)生器的制作方法
技術領域：
本實用新型涉及電子領域，特別是涉及一種全可編程任意波形發(fā)生器。
背景技術：
在電子、通信和測試測量等領域，高精度、高分辨率、寬頻率范圍的信號源有著廣泛的應用。目前市場上的信號發(fā)生器，主要有以下幾種:1)普通信號發(fā)生器(一般輸出為特殊波形，如正弦波，方波等);2)函數(shù)/特殊要求的函數(shù)波形發(fā)生器；3)脈沖發(fā)生器；4)數(shù)據(jù)發(fā)生器。例如，在申請?zhí)枮?01010543345.3的中國專利文獻中，公開了一種信號發(fā)生器，其包括上位機、存儲器、單片機、波形發(fā)生器、偏置發(fā)生電路及疊加電路。該信號發(fā)生器由單片機控制所述波形發(fā)生器產(chǎn)生波形后，疊加電路將偏置發(fā)生電路產(chǎn)生的偏置電壓疊加波形發(fā)生器所產(chǎn)生的波形，來形成了需要的波形信號。受限于波形發(fā)生器，該信號發(fā)生器只能輸出諸如方波、三角波、正弦波、余弦波等特殊波形。隨著直接數(shù)字頻率合成(DDS)技術的發(fā)展，很多芯片公司都開發(fā)出自己的DDS專用集成芯片，該DDS專用集成芯片與D/A轉(zhuǎn)換器及低通濾波器(LPF) —起便可以組成波形信號發(fā)生器。例如，在申請?zhí)枮?01210093362.0的中國專利文獻中，公開了一種信號發(fā)生器。該信號發(fā)生器包括:積分波形生成部、三角波生成部、微分電路部、數(shù)字/模擬轉(zhuǎn)換部、積分電路部及比較器，其對具有與設定頻率響應的數(shù)字值的數(shù)字信號進行積分，生成鋸齒狀的波形，并對該波形進行微分、D/A轉(zhuǎn)換后再積分，隨后使用諸如以三角波的中間電壓為閾值的比較器將積分后的波形由比較器與閾值比較后輸出目標頻率信號。然而，現(xiàn)有的單一信號發(fā)生器能輸出的波形的種類相對較為固定，難以滿足不同用戶的需求，故設計一種基于FPGA的全可編程任意波形信號發(fā)生器是一個重要課題。
實用新型內(nèi)容鑒于以上所述現(xiàn)有技術的缺點，本實用新型的目的在于提供一種全可編程任意波形發(fā)生器。為實現(xiàn)上述目的及其他相關目的，本實用新型提供一種全可編程任意波形發(fā)生器，其至少包括:產(chǎn)生波形文件的主控單元；與所述主控單元連接且用于傳輸所述主控單元輸出的波形數(shù)據(jù)的FPGA傳輸單元; 與所述FPGA傳輸單元連接且用于將所述FPGA傳輸單元輸出的波形數(shù)據(jù)進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換單元。優(yōu)選地，所述主控單元包括intel i7處理器及固態(tài)硬盤。優(yōu)選地，所述FPGA傳輸單元通過PCIE接口連接所述主控單元。[0014]優(yōu)選地，所述FPGA傳輸單元包括:與所述主控單元通信的中央處理器及DDR3內(nèi)存。優(yōu)選地，所述FPGA傳輸單元通過FMC接口連接所述數(shù)模轉(zhuǎn)換單元。優(yōu)選地，所述數(shù)模轉(zhuǎn)換單元具有輸出模擬信號的SMA接口。如上所述，本實用新型的全可編程任意波形發(fā)生器利用大容量高速FPGA及嵌入式高性能PC硬件、Linux操作系統(tǒng)及MATLAB軟件的組合，通過高端數(shù)模轉(zhuǎn)換單元，實現(xiàn)了任意波形信號的產(chǎn)生及發(fā)送，在高速固態(tài)硬盤的配合下，可以實現(xiàn)高速實時的波形產(chǎn)生及發(fā)送，并且由于FPGA的可重配置特性，將多個信號發(fā)生器的功能集于一體，是先進的高端任意波形信號發(fā)生器。
圖1顯示為本實用新型的全可編程任意波形發(fā)生器示意圖。元件標號說明
I全可編程任意波形發(fā)生器
II主控單元
12FPGA傳輸單元
13數(shù)模轉(zhuǎn)換單元具體實施方式
以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術的人士可由本說明書所揭露的內(nèi)容輕易地了解本實用新型的其他優(yōu)點及功效。請參閱圖1。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關系的改變或大小的調(diào)整，在不影響本實用新型所能產(chǎn)生的功效及所能達成的目的下，均應仍落在本實用新型所揭示的技術內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關系的改變或調(diào)整，在無實質(zhì)變更技術內(nèi)容下，當亦視為本實用新型可實施的范疇。如圖所示，本實用新型提供一種全可編程任意波形發(fā)生器。該全可編程任意波形發(fā)生器I至少包括:主控單元11、FPGA傳輸單元12、及數(shù)模轉(zhuǎn)換單元13。所述主控單元11產(chǎn)生波形文件。具體地，所述主控單元11可運行MATLAB程序來產(chǎn)生一波形文件。優(yōu)選地,所述主控單元11可包括intel i7處理器及固態(tài)硬盤(SSD),其具備通用計算機(PC)的基本配置，實現(xiàn)軟件的使用、對FPGA傳輸單元12的配置控制以及與FPGA傳輸單元12的PCIE通信。同時，所述主控單元11還具備外部輸入輸出接口，可實現(xiàn)基本PC的輸入輸出功能，再搭載Linux操作系統(tǒng)，來實現(xiàn)用戶的操作控制。[0027]所述FPGA傳輸單元12與所述主控單元11連接，用于傳輸所述主控單元11輸出的波形數(shù)據(jù)。具體地，所述FPGA傳輸單元12中的配置單元基于所述主控單元11的配置指令來完成自身的高速配置后，再基于PCIE (PCIE 2.0 4通道接口)DMA機制與所述主控單元11進行高速(可實現(xiàn)1.5GByte/s的單向數(shù)據(jù)傳輸速率)數(shù)據(jù)通信，并同樣以DMA機制訪問自身包含DDR3存儲器，同時支持用戶將自定義的邏輯設計加入其中，從而實現(xiàn)輸出功能的自定義等。優(yōu)選地，所述FPGA傳輸單元12采用中央處理處理器(CPU)及DDR3內(nèi)存等來實現(xiàn)。該MicroBlaze軟核CPU存在于所述FPGA傳輸單元12內(nèi)部，主要功能是對所述FPGA傳輸單元12內(nèi)部資源管理及與所述主控單元11通信，實現(xiàn)嵌入式PC (i7)對FPGA傳輸單元12內(nèi)部邏輯模塊的控制與管理及數(shù)據(jù)傳輸。所述數(shù)模轉(zhuǎn)換單元13與所述FPGA傳輸單元12連接，用于將所述FPGA傳輸單，12輸出的波形數(shù)據(jù)進行數(shù)模轉(zhuǎn)換后輸出。優(yōu)選地，所述數(shù)模轉(zhuǎn)換單元13與FPGA傳輸單元12通過FMC高速接口連接，并使用SMA接口輸出模擬波形，所述數(shù)模轉(zhuǎn)換單元13有多種擴展卡可選，輸出頻率0.1-2.5GHz,
12位及16位轉(zhuǎn)換精度，輸出通道從單通道到四通道可選。上述全可編程任意波形發(fā)生器I的軟件系統(tǒng)包括以下幾部分組成:DLinux操作系統(tǒng)，實現(xiàn)對硬件的控制，是用戶操作及軟件使用的平臺，開源的操作系統(tǒng)，充分滿足客戶的各種需求；2)PCIE驅(qū)動，該驅(qū)動用于實現(xiàn)i7處理器和FPGA傳輸單元12的PCIE數(shù)據(jù)傳輸3)MATLAB軟件，用戶與硬件的接口，用于波形文件的產(chǎn)生及對FPGA傳輸單元12的控制；4)Nectar OS，與嵌入式主控單元11通信，并將命令轉(zhuǎn)化為FPGA傳輸單元12的硬件操作。上述全可編程任意波形發(fā)生器I的工作過程如下:I)上電準備將數(shù)模轉(zhuǎn)換單元13所需輸入時鐘信號接到數(shù)模轉(zhuǎn)換單元13的輸入時鐘的SMA接口，將數(shù)模轉(zhuǎn)換單元13的波形輸出接口接入諸如示波器等模擬信號顯示設備；上電后，進入Linux操作系統(tǒng)，配置FPGA傳輸單元，配置完成后FPGA傳輸單元便具備數(shù)據(jù)發(fā)送所需的邏輯功能，由于FPGA傳輸單元中有PCIE接口的IP，故配置完成后需要重新啟動系統(tǒng)，以便使系統(tǒng)加載此PCIE外設；重啟系統(tǒng)后，加載PCIE驅(qū)動程序，并配置FPGA傳輸單元中的IP ；然后，通過串口命令，對數(shù)模轉(zhuǎn)換單元13進行初始化配置，從此，波形發(fā)生的準備工作便完成。2)數(shù)據(jù)產(chǎn)生在運行Linux的主控單元11啟動MATLAB程序，產(chǎn)生一波形文件，此文件大小根據(jù)硬盤容量而定，最大為硬盤的所有剩余空間。3)數(shù)據(jù)發(fā)送波形文件產(chǎn)生后，在MATLAB下，執(zhí)行波形發(fā)送函數(shù)，主控單元11便將生成的波形文件發(fā)送出去。數(shù)據(jù)的發(fā)送過程為:首先，intel i7處理器將SSD硬盤數(shù)據(jù)讀出部分，通過PCIE接口以DMA方式發(fā)送至FPGA傳輸單元，同時FPGA傳輸單元將接收到的波形文件存入DDR3內(nèi)存中；然后，F(xiàn)PGA傳輸單元的接口邏輯讀取DDR3存儲器的數(shù)據(jù)，并將其發(fā)送至數(shù)模轉(zhuǎn)換單元13 ;最后經(jīng)過數(shù)模轉(zhuǎn)換后，模擬信號便通過SMA接口發(fā)送至模擬信號顯示設備。為使得波形連續(xù)發(fā)送，intel 7處理器會循環(huán)讀取SSD硬盤的波形文件，至此，波形發(fā)生的功能便實現(xiàn)。綜上所述，本實用新型的全可編程任意波形發(fā)生器利用大容量高速FPGA及嵌入式高性能PC硬件、Linux操作系統(tǒng)及MATLAB軟件的組合，通過高端數(shù)模轉(zhuǎn)換單元，實現(xiàn)了任意波形信號的產(chǎn)生及發(fā)送，在高速SSD硬盤的配合下，可以實現(xiàn)高速實時的波形產(chǎn)生及發(fā)送，并且由于FPGA的可重配置特性，將多個信號發(fā)生器的功能集于一體，可實現(xiàn)最高2.5GHz的輸出頻率，并且實現(xiàn)四通道最高16bit的轉(zhuǎn)換精度。在實時性方面，PCIE
1.5Gbyte/s的單向數(shù)據(jù)速率及高速SSD硬盤，保證了實時高速高帶寬的信號發(fā)送能力；并且由于FPGA的可重配置特性和MATLAB可產(chǎn)生多種信號的能力，本實用新型做到了將多個信號發(fā)生器的功能集于一體，是先進的高端任意波形信號發(fā)生器。所以，本實用新型有效克服了現(xiàn)有技術中的種種缺點而具高度產(chǎn)業(yè)利用價值。上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本實用新型所揭示的精神與技術思想下所完成的一切 等效修飾或改變，仍應由本實用新型的權(quán)利要求所涵蓋。
權(quán)利要求1.一種全可編程任意波形發(fā)生器，其特征在于，所述全可編程任意波形發(fā)生器至少包括: 產(chǎn)生波形文件的主控單元； 與所述主控單元連接且用于傳輸所述主控單元輸出的波形數(shù)據(jù)的FPGA傳輸單元；與所述FPGA傳輸單元連接且用于將所述FPGA傳輸單元輸出的波形數(shù)據(jù)進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換單元。
2.根據(jù)權(quán)利要求1所述的全可編程任意波形發(fā)生器，其特征在于:所述主控單元包括intel i7處理器及固態(tài)硬盤。
3.根據(jù)權(quán)利要求1所述的全可編程任意波形發(fā)生器，其特征在于:所述FPGA傳輸單元通過PCIE接口連接所述主控單元。
4.根據(jù)權(quán)利要求1所述的全可編程任意波形發(fā)生器，其特征在于:所述FPGA傳輸單元包括:與所述主控單元通信的中央處理器及DDR3內(nèi)存。
5.根據(jù)權(quán)利要求1所述的全可編程任意波形發(fā)生器，其特征在于:所述FPGA傳輸單元通過FMC接口連接所述數(shù)模轉(zhuǎn)換單元。
6.根據(jù)權(quán)利要求1所述的全可編程任意波形發(fā)生器，其特征在于:所述數(shù)模轉(zhuǎn)換單元具有輸出模擬信號的SM接口。
專利摘要本實用新型提供一種全可編程任意波形發(fā)生器。所述全可編程任意波形發(fā)生器至少包括產(chǎn)生波形文件的主控單元、與所述主控單元連接且用于傳輸所述主控單元輸出的波形數(shù)據(jù)的FPGA傳輸單元、以及與所述FPGA傳輸單元連接且用于將所述FPGA傳輸單元輸出的波形數(shù)據(jù)進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換單元。本實用新型能實現(xiàn)高速實時的波形產(chǎn)生及發(fā)送，并且由于FPGA的可重配置特性，可將多個信號發(fā)生器的功能集于一體，是先進的高端任意波形信號發(fā)生器。
文檔編號H03K3/02GK203057095SQ20132001586
公開日2013年7月10日 申請日期2013年1月11日 優(yōu)先權(quán)日2013年1月11日
發(fā)明者張鑫, 趙峰, 章晨, 王佶梁, 姚琪 申請人:上海倍益酷電子科技有限公司