專利名稱：用于高速低解析度的電流控制數(shù)字-模擬轉(zhuǎn)換器的nmos緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明與數(shù)字-模擬轉(zhuǎn)換器相關(guān)，并且尤其與高速、低解析度的電流控制數(shù)字-模擬轉(zhuǎn)換器相關(guān)。·
背景技術(shù)：
值此數(shù)字時代，大量資訊以數(shù)字信號的形式透過網(wǎng)絡(luò)被傳送、儲存，其應(yīng)用廣及數(shù)字電視、無線裝置的串流式多媒體、線上游戲等各種領(lǐng)域。雖然數(shù)字信號的傳送和儲存相當(dāng)容易，對許多與人類感知相關(guān)的應(yīng)用或其他非數(shù)字的系統(tǒng)來說，將數(shù)字信號轉(zhuǎn)換為模擬信號仍是相當(dāng)必要的工作。目前有些電視傳播系統(tǒng)是透過數(shù)種不同的高頻信號傳遞電視信號，其中的調(diào)制器和解調(diào)器因此需支援多種載波頻率。此類載波信號的頻率范圍在數(shù)十到數(shù)百兆赫之間；由于其中最低頻信號的一次諧波可能相當(dāng)接近最高頻信號，因此需要良好的重建濾波器(reconstruct filter)。電流控制數(shù)字-模擬轉(zhuǎn)換器(current steeringdigital-to-analog converter)因具有高速、低解析度的特性,在此頻率范圍內(nèi)是效率較佳的數(shù)字-模擬轉(zhuǎn)換器架構(gòu)。電流控制數(shù)字-模擬轉(zhuǎn)換器通常利用電流源，針對數(shù)字碼中的每個位元提供一精準(zhǔn)的電流或電壓，再將這些電流或電壓加總，產(chǎn)生一轉(zhuǎn)換后模擬信號。由于具高精準(zhǔn)度的電流源相當(dāng)昂貴，針對η位元數(shù)字碼，普遍的做法是利用一測溫解碼器(thermometric decoder)與2n_l個相同的單位電路的組合來進(jìn)行數(shù)字-模擬轉(zhuǎn)換；此電路可改善差動非線性度(differential nonlinearity)并將突波(glitch)能量最小化。舉例而言，八位元數(shù)字-模擬轉(zhuǎn)換器可包含一八位元測溫解碼器，其255個輸出位元各自控制一單位電流源?；谝韵聨讉€理由，以閂鎖器暫存各單位電路的輸入端的測溫碼是必要的。首先，解碼器的255個輸出位元的狀態(tài)不容易同時趨于穩(wěn)定；在以模擬信號振幅調(diào)變時鐘脈沖相位的系統(tǒng)中，此問題可能會導(dǎo)致錯誤的調(diào)變結(jié)果。其次，就針對包含列信號和欄信號的輸入碼進(jìn)行兩階段解碼的電路而言，上述問題可能會引發(fā)時鐘脈沖饋通(clock feedthrough)的狀況，且當(dāng)列信號和欄信號未對齊，可能會導(dǎo)致巨大的突波。再者，將時鐘脈沖源與該等單位電路之輸出端間的邏輯電路總延遲最小化，才能降低單位電路陣列中因不匹配產(chǎn)生的變異，并降低正比于延遲時間的信號抖動(jitter)。因此，典型的電流控制數(shù)字-模擬轉(zhuǎn)換器包含一測溫解碼器、2n_l個閂鎖器(latch)和2n-l個單位電流電路。閂鎖器用以暫存測溫碼并驅(qū)動各單位電流電路中成對的差動P型金氧半導(dǎo)體(PMOS)場效晶體管提供輸出模擬信號。圖5呈現(xiàn)了常用在傳統(tǒng)電流控制數(shù)字-模擬轉(zhuǎn)換器中的閘控D型閂鎖器505。電路510為円鎖器505的實施方式范例。只要輸入信號D在致能信號E (例如時鐘脈沖信號)出現(xiàn)升緣之前即達(dá)穩(wěn)定，閂鎖器505便能提供控制單位電流電路中的晶體管為導(dǎo)通/不導(dǎo)通時所需的切換對稱性。閂鎖器505的輸出信號Q及QB具有先斷后連(break-before-make)的特性，也就是一輸出信號開始下降的時間點會早于另一輸出信號開始上升的時間點，使兩輸出信號必相交于一低跳脫點(trip-point)。這種特性可保證單位電流電路內(nèi)的差動PMOS晶體管對在切換過程中總有電流通過，因而能將突波最小化，并避免串接的PMOS晶體管進(jìn)入不飽和狀態(tài)。然而，傳統(tǒng)電流控制數(shù)字-模擬轉(zhuǎn)換器中的閂鎖器存在輸出信號爬升過慢的問題。如電路510所示，輸出端反相器中的PMOS晶體管必須被設(shè)計為弱于在切換期間會與該PMOS晶體管競爭的串接NMOS晶體管(尤其在NMOS晶體管較慢且PMOS晶體管較快的情況下)。前述跳脫點因此會在相當(dāng)長的延遲后才出現(xiàn)。此外，只要另一個輸出電位尚未被拉高到足以使相對的PMOS晶體管被關(guān)閉，該組NMOS晶體管便無法將一輸出電位拉降至零。這個情況會導(dǎo)致應(yīng)被拉降的輸出信號的降緣結(jié)束點相當(dāng)晚才出現(xiàn)。再者，由于PMOS晶體管被刻意設(shè)計為較慢，輸出信號的上升速度亦不快。因元件不匹配的關(guān)系，各單位電流電路出現(xiàn)跳脫點的電壓值和時間常差異甚大。閂鎖器(例如閂鎖器510)最好不要有直接負(fù)載；當(dāng)其負(fù)載超過某個門檻值，可加上緩沖器，以縮小閂鎖器尺寸、提高速度、降低耗電量，并最小化尾電流(tail current)的峰值寬度。圖5中的呈現(xiàn)的閂鎖電路520包含單級反相的緩沖器，閂鎖電路530則包含雙級非反相的緩沖器。就閂鎖電路520而言，加上單級緩沖器使輸出信號Q和QB的特性變?yōu)橄冗B后斷(make-before-break),導(dǎo)致后續(xù)單位電路在每次切換期間都會出現(xiàn)短暫的無電流狀況，因而造成相當(dāng)大的突波。若欲使經(jīng)過單級緩沖器后的輸出信號Q和QB為先斷后連，閂鎖器本身需具有先連后斷的特性，例如改以PMOS晶體管取代閂鎖器520下方的NMOS晶體管。然而，這種修改方案會迫使兩個交叉耦接反相器中的NMOS晶體管與兩個串接的PMOS對抗。若PMOS大約四倍弱于NM0S，會使得時鐘脈沖信號E在具有相同切換速度的情況下必須負(fù)荷四倍的負(fù)載，相當(dāng)不理想。另一方面，采用閂鎖電路530的負(fù)載門檻值遠(yuǎn)高于采用閂鎖電路510的負(fù)載門檻值，并不實際。
發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提出的數(shù)字-模擬轉(zhuǎn)換器利用以NMOS場效晶體管為基礎(chǔ)的緩沖器來緩沖一對互補(bǔ)的數(shù)字信號并輸出一對同等快速上升/快速下降的互補(bǔ)信號，以同時驅(qū)動單位電路中的差動PMOS晶體管對；單位電路用以為電流控制數(shù)字-模擬轉(zhuǎn)換器輸出一模擬信號。在根據(jù)本發(fā)明的一具體實施例中，一數(shù)字-模擬轉(zhuǎn)換器包含一閂鎖電路與一單位電路。該閂鎖電路包含以NMOS場效晶體管為基礎(chǔ)的緩沖器，并且能接收一第一數(shù)字信號與一時鐘脈沖信號、并根據(jù)該時鐘脈沖信號透過該以NMOS場效晶體管為基礎(chǔ)的緩沖器輸出一第二數(shù)字信號；該第二數(shù)字信號與該第一數(shù)字信號相關(guān)。該單位電路被耦接為接收該第二數(shù)字信號并輸出代表該第一數(shù)字信號的一模擬信號。在一實施例中，該閂鎖電路可包含一閂鎖器及該以NMOS場效晶體管為基礎(chǔ)的緩沖器。該閂鎖器用以接收該第一數(shù)字信號及該時鐘脈沖信號，并根據(jù)該時鐘脈沖信號輸出該第一數(shù)字信號及一反相第一數(shù)字信號。該反相第一數(shù)字信號與該第一數(shù)字信號彼此反相。該以NMOS場效晶體管為基礎(chǔ)的緩沖器被耦接為自該閂鎖器接收該第一數(shù)字信號與該反相第一數(shù)字信號，并輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號。該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相，且該緩沖后第一數(shù)字信號或該緩沖后反相第一數(shù)字信號為該第二數(shù)字信號。在一實施例中，該以NMOS場效晶體管為基礎(chǔ)的緩沖器包含一第一組NMOS晶體管與一第二組NMOS晶體管。該第一組NMOS晶體管包含串接于一第一電壓源與一第二電壓源間的第一 NMOS晶體管和第二 NMOS晶體管。該第一電壓源的電位不同于該第二電壓源的電位。該第二組NMOS晶體管包含串接于該第一電壓源與該第二電壓源間的第三NMOS晶體管和第四NMOS晶體管。更明確地說，該第一 NMOS晶體管的源極耦接至第一電壓源，該第二NMOS晶體管的漏極耦接至第二電壓源。該第三NMOS晶體管的源極耦接至第一電壓源，該第四NMOS晶體管的漏極耦接至第二電壓源。該第一 NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該反相第一數(shù)字信號。該第二 NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該第一數(shù)字信號。一第一節(jié)點耦接
至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該緩沖后第一數(shù)字信號。一第二節(jié)點系耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該緩沖后反相第一數(shù)字信號。在一實施例中，單位電路包含一對差動PMOS場效晶體管，其中包含一第一 PMOS晶體管及一第二 PMOS晶體管。該第一 PMOS晶體管的源極耦接至一電流源。該第一 PMOS晶體管的漏極耦接至一第一負(fù)載。該第一 PMOS晶體管的柵極被耦接為接收該緩沖后第一數(shù)字信號。該第二 PMOS晶體管的源極耦接至該電流源。該第二 PMOS晶體管的漏極耦接至一第二負(fù)載。該第二 PMOS晶體管的柵極被耦接為接收該緩沖后反相第一數(shù)字信號。在一實施例中，該數(shù)字-模擬轉(zhuǎn)換器進(jìn)一步包含一測溫解碼器電路，用以接收一 η位元二元碼，并于根據(jù)該η位元二元碼轉(zhuǎn)換為該第一數(shù)字信號后，將該第一數(shù)字信號輸出至該閂鎖電路。在另一實施例中，一數(shù)字-模擬轉(zhuǎn)換器包含一測溫解碼器電路及多個單位電路。該測溫解碼器電路用以接收一 η位元二元碼，并將該η位元二元碼轉(zhuǎn)換為代表該η位元二元碼的多個數(shù)字信號。該多個單位電路中的至少一單位電路包含一閂鎖電路及一對差動PMOS場效晶體管。該閂鎖電路被耦接為接收一時鐘脈沖信號與該多個數(shù)字信號中的一數(shù)字信號做為一第一數(shù)字信號。該R鎖電路包含一以NMOS場效晶體管為基礎(chǔ)的緩沖器，用以根據(jù)該時鐘脈沖信號輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號。該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相。該對差動PMOS場效晶體管包含一第一 PMOS晶體管與一第二 PMOS晶體管。該第一 PMOS晶體管的切換受該緩沖后第一數(shù)字信號控制，該第二 PMOS晶體管的切換受該緩沖后反相第一數(shù)字信號控制，藉此使該對差動PMOS場效晶體管輸出一模擬信號，以代表該第一數(shù)字信號。在一實施例中，該閂鎖電路包含一閂鎖器及該以NMOS場效晶體管為基礎(chǔ)的緩沖器。該閂鎖器用以接收該時鐘脈沖信號，并自該測溫解碼器電路接收該多個數(shù)字信號中的一數(shù)字信號做為一第一數(shù)字信號，并根據(jù)該時鐘脈沖信號輸出該第一數(shù)字信號與一反相第一數(shù)字信號。該反相第一數(shù)字信號與該第一數(shù)字信號彼此反相。該以NMOS場效晶體管為基礎(chǔ)的緩沖器被耦接為自該閂鎖器接收該第一數(shù)字信號與該反相第一數(shù)字信號，并輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號。該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相，且該緩沖后第一數(shù)字信號或該緩沖后反相第一數(shù)字信號為該第二數(shù)字信號。在一實施例中，該以NMOS場效晶體管為基礎(chǔ)的緩沖器包含一第一組NMOS晶體管和一第二組NMOS晶體管。該第一組NMOS晶體管包含串接于一第一電壓源與一第二電壓源間的第一 NMOS晶體管和第二 NMOS晶體管。該第一電壓源的電位不同于該第二電壓源的電位。該第二組NMOS晶體管包含串接于第一電壓源與第二電壓源間的第三NMOS晶體管和第四NMOS晶體管。更明確地說，該第一 NMOS晶體管的源極耦接至第一電壓源，該第二 NMOS晶體管的漏極耦接至第二電壓源。該第三NMOS晶體管的源極耦接至該第一電壓源，該第四NMOS晶體管的漏極耦接至該第二電壓源。該第一NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該反相第一數(shù)字信號。該第二 NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該第一數(shù)字信號。一第一節(jié)點系耦接至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該緩沖后第一數(shù)字信號。一第二節(jié)點耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該緩沖后反相第一數(shù)字信號。在另一實施例中，一數(shù)字-模擬轉(zhuǎn)換器包含單位電路、閂鎖電路及緩沖電路。該單位電路包含耦接于一電流源與一負(fù)載間的一對差動PMOS場效晶體管。該對差動PMOS晶體管包含一第一 PMOS晶體管與一第二 PMOS晶體管。當(dāng)該第一 PMOS晶體管與該第二 PMOS晶體管由一對互補(bǔ)信號驅(qū)動，該對差動PMOS場效晶體管輸出相對應(yīng)的一模擬信號。該円鎖電路用以接收并閂鎖一數(shù)字信號，并且根據(jù)一時鐘脈沖信號輸出對應(yīng)于被閂鎖之該數(shù)字信號的一對互補(bǔ)數(shù)字信號。該緩沖電路耦接于該閂鎖電路與該對差動PMOS場效晶體管之間，用以緩沖該對互補(bǔ)數(shù)字信號，并輸出一對同等快速上升/快速下降的互補(bǔ)信號，以同時驅(qū)動該第一 PMOS晶體管與該第二 PMOS晶體管輸出該模擬信號。在一實施例中，該緩沖電路包含一以NMOS場效晶體管為基礎(chǔ)的緩沖器，用以緩沖來自該閂鎖電路的該對互補(bǔ)數(shù)字信號，并輸出該對同等快速上升/快速下降的互補(bǔ)信號。在一實施例中，該以NMOS場效晶體管為基礎(chǔ)的緩沖器包含一第一組NMOS晶體管及一第二組NMOS晶體管。該第一組NMOS晶體管包含一第一 NMOS晶體管及一第二 NMOS晶體管，該第一組NMOS晶體管系串聯(lián)于一第一電壓源與一第二電壓源之間。該第一電壓源的電位不同于該第二電壓源的電位。該第二組NMOS晶體管包含一第三NMOS晶體管及一第四NMOS晶體管。該第二組NMOS晶體管串聯(lián)于該第一電壓源與該第二電壓源之間。該第一NMOS晶體管的源極耦接至該第一電壓源，且該第二 NMOS晶體管的漏極耦接至該第二電壓源。該第三NMOS晶體管的源極耦接至該第一電壓源，且該第四NMOS晶體管的漏極耦接至該第二電壓源。該第二NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接，且用以自該閂鎖器接收該對互補(bǔ)數(shù)字信號中的一第一數(shù)字信號。該第一 NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接，且用以自該閂鎖器接收該對互補(bǔ)數(shù)字信號中的一反相第一數(shù)字信號。一第一節(jié)點耦接至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該對同等快速上升/快速下降的互補(bǔ)信號中的一緩沖后第一數(shù)字信號。一第二節(jié)點耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該對同等快速上升/快速下降的互補(bǔ)信號中的一緩沖后反相第一數(shù)字信號。在一實施例中，該閂鎖電路包含一閘控D型閂鎖器。
在一實施例中，該數(shù)字-模擬轉(zhuǎn)換器進(jìn)一步包含一測溫解碼器電路，用以接收一 η位元二元碼，并輸出該數(shù)字信號至該閂鎖電路。關(guān)于本發(fā)明的優(yōu)點與精神可以藉由以下發(fā)明詳述及附圖得到進(jìn)一步的了解。
圖1繪示了根據(jù)本發(fā)明的一實施例中的閂鎖電路，其中包含閂鎖器與以NMOS場效晶體管為基礎(chǔ)的緩沖器。
圖2繪示了根據(jù)本發(fā)明的一實施例中利用圖1的閂鎖電路實現(xiàn)的電流控制數(shù)字-模擬轉(zhuǎn)換器。圖3呈現(xiàn)了未經(jīng)緩沖的解碼器與根據(jù)本發(fā)明的經(jīng)緩沖后閂鎖器的模擬時序圖。圖4用以呈現(xiàn)利用根據(jù)本發(fā)明的一實施例中以NMOS場效晶體管為基礎(chǔ)的緩沖器所達(dá)成的工作周期切換時序圖。圖5為傳統(tǒng)閂鎖器的示意圖。主要元件符號說明100:閂鎖電路110:閂鎖器120 以NMOS場效晶體管為基礎(chǔ)之緩沖器112、114、116、118、122、124、126、128 NM0S 晶體管104、106、108 :反相器VSS:第一電壓源VDD:第二電壓源E :時鐘脈沖信號D :第一數(shù)字信號Q1、QB1:中間信號Q :緩沖后第一數(shù)字信號QB :緩沖后反相第一數(shù)字信號132、134、136、138 :節(jié)點200 電流控制數(shù)字-模擬轉(zhuǎn)換器210:單位電路212、214 :差動PMOS晶體管對222,224 :負(fù)載CS :共源極節(jié)點216、218 PM0S 晶體管230:測溫解碼器電路
具體實施例方式圖1系繪示了根據(jù)本發(fā)明的一實施例中的閂鎖電路100，其中包含閂鎖器110與以NMOS場效晶體管為主的緩沖器120。圖2繪示了采用閂鎖電路100的電流控制數(shù)字-模擬轉(zhuǎn)換器200。圖1及圖2的詳細(xì)說明如下。
閂鎖器110可為一閘控D型閂鎖器。在另一實施例中，閂鎖器110可其他種類且適用于此的閂鎖器。如圖1所示，閂鎖器Iio包含兩組串聯(lián)的NMOS =NMOS晶體管112與NMOS晶體管114，以及NMOS晶體管116與NMOS晶體管118。閂鎖器110進(jìn)一步包含反相器104、106及108，其連接方式如圖1所示。由于閘控D型閂鎖器為已知技術(shù)，在此不贅述閂鎖器110的詳細(xì)架構(gòu)和操作方式。簡言之，閂鎖器110接收第一數(shù)字信號D與時鐘脈沖信號E，并輸出一對互補(bǔ)的中間信號QI和QBI,這兩個中間信號互為反相。以NMOS晶體管為基礎(chǔ)的緩沖器120包含在第一電壓源VSS與第二電壓源VDD間串聯(lián)的第一 NMOS晶體管122、第二 NMOS晶體管124。緩沖器120亦包含在第一電壓源VSS與第二電壓源VDD之間串聯(lián)的第三NMOS晶體管126、第四NMOS晶體管128。第一電壓源VSS與第二電壓源VDD的電位不同。舉例而言，第一電壓源VSS的電位可低于第二電壓源VDD的電位。第一 NMOS晶體管122的源極耦接至第一電壓源VSS。第二 NMOS晶體管124的漏極耦接至第二電壓源VDD。第三NMOS晶體管126的源極耦接至第一電壓源VSS。第四NMOS晶體管128的漏極耦接至第二電壓源VDD。第一 NMOS晶體管122的柵極與第四NMOS晶體管128的柵極彼此耦接且透過節(jié)點132自閂鎖器110接收中間信號QBI，也就是反相第一數(shù)字信號。第二 NMOS晶體管124的柵極與第三NMOS晶體管126的柵極彼此耦接且透過節(jié)點136自閂鎖器110接收中間信號QI，也就是第一數(shù)字信號D。節(jié)點134耦接至第一 NMOS晶體管122的漏極與第二 NMOS晶體管124的源極，用以輸出一緩沖輸出信號Q，也就是緩沖后第一數(shù)字信號。節(jié)點138耦接至第三NMOS晶體管126的漏極與第四NMOS晶體管128的源極，輸出一互補(bǔ)緩沖輸出信號QB，也就是緩沖后反相第一數(shù)字信號。假設(shè)第一數(shù)字信號D的電位邏輯已由O轉(zhuǎn)為1，而隨著時鐘脈沖信號E的某個上升緣出現(xiàn)，NMOS晶體管112和114都會導(dǎo)通，使得NMOS晶體管112和114的漏極的電位被拉到接地電位，進(jìn)而使第一 NMOS晶體管122和第四NMOS晶體管128的柵極的電位也被拉降至接地電位而不再導(dǎo)通。由于第一 NMOS晶體管122、第四NMOS晶體管128與第二電壓源VDD之間的連結(jié)被截斷，上述運作不會對中間信號QI與QBI造成任何實質(zhì)影響。一旦中間信號QBI的電位降得夠低，中間信號QI的電位會開始上升，使得第三NMOS晶體管126與第二 NMOS晶體管124開始導(dǎo)通。緩沖輸出信號Q的電位會因此往電壓源VDD的電位拉高，同時互補(bǔ)緩沖輸出信號QB的電位因為第三NMOS晶體管126的導(dǎo)通而朝向第一電壓源VSS的電位拉低。閂鎖器110此種“先斷后連”的特性避免了第一組NMOS晶體管(第一 NMOS晶體管122與第二 NMOS晶體管124)與第二組NMOS晶體管(第三NMOS晶體管126與第四NMOS晶體管128)中任何的尾電流(tail current)。不同于傳統(tǒng)閂鎖器，本發(fā)明實施例的閂鎖電路100不會導(dǎo)致圖2中差動PMOS晶體管對212及214被快速致能(enabling) /慢速禁能(disabling)。相較于以PMOS場效晶體管為基礎(chǔ)的緩沖器，以NMOS場效晶體管為基礎(chǔ)的緩沖器120能提供四倍的切換/導(dǎo)通速度。透過將同樣快速的信號Q與QB分別施于PMOS晶體管212及214的柵極，閂鎖電路100允許PMOS晶體管212及214被同時驅(qū)動。PMOS晶體管212及214的跳脫點(trip point)會接近第一電壓源VSS的電位，因此無須將PMOS晶體管212及214的柵極的電位拉高至第二電壓源VDD的電位來以確保PMOS晶體管212及214的完全切換。此下降后的電壓變化幅度有助于降低突波能量(glitch)和電力消耗。
電流控制數(shù)字-模擬轉(zhuǎn)換器200包含單位電路210與閂鎖電路100。單位電路210可為一單位電流電路。如圖2所示，單位電路210包含差動PMOS晶體管對212及214。PMOS晶體管212的源極耦接至一共源極節(jié)點cs，以接收來自電流源(由PMOS晶體管216、218組成)的電流。PMOS晶體管212的漏極耦接至第一負(fù)載222。PMOS晶體管212的柵極被耦接為自閂鎖電路100接收輸出信號Q(在圖2中被標(biāo)示為gn)，也就是緩沖后第一數(shù)字信號D。PMOS晶體管214的源極耦接至共源極節(jié)點Cs。晶體管214的漏極系耦接至第二負(fù)載224。PMOS晶體管214的柵極被耦接為自閂鎖電路100接收互補(bǔ)輸出信號QB (在圖2中被標(biāo)示為gp)，也就是緩沖后反相第一數(shù)字信號D。PMOS晶體管212及214的輸出(例如差動輸出電壓)即構(gòu)成代表第一數(shù)字信號D的一模擬信號。在一實施例中，如圖2所示，電流控制數(shù)字-模擬轉(zhuǎn)換器200可進(jìn)一步包含測溫解 碼器電路230。電流控制數(shù)字-模擬轉(zhuǎn)換器200可相對應(yīng)地包含2n-l個閂鎖電路100和2n-l個單位電路210，測溫解碼器電路230接收一 η位元二進(jìn)位碼并分別作為一第一數(shù)字信號D提供至每個閂鎖電路100，每個閂鎖電路100再各自驅(qū)動其相對應(yīng)的單位電流電路210中的差動PMOS晶體管對212及214。圖3呈現(xiàn)了未經(jīng)緩沖的解碼器與根據(jù)本發(fā)明的經(jīng)緩沖后閂鎖器的模擬結(jié)果。圖4則用以呈現(xiàn)利用根據(jù)本發(fā)明的一實施例中的以NMOS場效晶體管為基礎(chǔ)的緩沖器所達(dá)成的工作周期切換狀況。圖3及圖4的詳細(xì)說明如下。圖3的最下方為閂鎖器的差動輸出電壓gd=gp - gn。由此可看出，經(jīng)緩沖后閂鎖器(例如閂鎖電路100)的斜率大致三倍高于未經(jīng)緩沖的閂鎖器的斜率。如圖3所示，在有NMOS緩沖器的情況下，電壓gp的上升速度非常緩慢，甚至到時鐘脈沖周期結(jié)束前都可能無法穩(wěn)定下來。然而，這對單位電流電路中的PMOS差動晶體管對來說并不會造成問題，因為PMOS晶體管212及214之柵極間只需要微小的電壓差異(例如O. 2V)就可以達(dá)成99. 9%的電流切換(此處亦將尺寸納入考量)。此外，如圖4所示，初始電壓變化很小，于此模擬中少于50mV。這樣的初始電壓變異因此能提供較低的時間變異(于此模擬中少于3微微秒)。須說明的是，前述耦接或連接關(guān)系可為直接或非直接，且可為透過多種介面。藉由以上較佳具體實施例的詳述，希望能更加清楚描述本發(fā)明的特征與精神，而并非以上述所揭示的較佳具體實施例來對本發(fā)明的范疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排于本發(fā)明所欲申請的專利范圍的范疇內(nèi)。
權(quán)利要求
1.一種數(shù)字-模擬轉(zhuǎn)換器，包含一閂鎖電路，包含以NMOS場效晶體管為基礎(chǔ)的一緩沖器，該閂鎖電路供接收一第一數(shù)字信號及一時鐘脈沖信號，并根據(jù)該時鐘脈沖信號透過該緩沖器輸出一第二數(shù)字信號，該第二數(shù)字信號與該第一數(shù)字信號相關(guān)；以及一單位電路，耦接至該閂鎖電路，用以接收該第二數(shù)字信號并輸出代表該第一數(shù)字信號的一模擬信號。
2.如權(quán)利要求1所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，該閂鎖電路包含一閂鎖器，用以接收該第一數(shù)字信號及該時鐘脈沖信號，并根據(jù)該時鐘脈沖信號輸出該第一數(shù)字信號及一反相第一數(shù)字信號，該反相第一數(shù)字信號與該第一數(shù)字信號彼此反相；以及以NMOS場效晶體管為基礎(chǔ)的該緩沖器，被耦接自該閂鎖器接收該第一數(shù)字信號與該反相第一數(shù)字信號，并輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號，該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相，該緩沖后第一數(shù)字信號與該緩沖后反相第一數(shù)字信號其中的一作為該第二數(shù)字信號。
3.如權(quán)利要求2所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，以NMOS場效晶體管為基礎(chǔ)的該緩沖器包含一第一組NMOS晶體管，包含串聯(lián)的一第一 NMOS晶體管及一第二 NMOS晶體管，該第一NMOS晶體管漏極耦接至該第二 NMOS晶體管的源極，該第一 NMOS晶體管的源極耦接至一第一電壓源，該第二 NMOS晶體管的漏極耦接至一第二電壓源，該第一電壓源的電位不同于該第二電壓源的電位；以及一第二組NMOS晶體管，包含串聯(lián)的一第三NMOS晶體管及一第四匪OS晶體管，該第三NMOS晶體管的漏極耦接至該第四NMOS晶體管的源極，該第三NMOS晶體管的源極耦接至該第一電壓源，該第四NMOS晶體管的漏極耦接至該第二電壓源，其中該第一 NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該反相第一數(shù)字信號；該第二 NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該第一數(shù)字信號；一第一節(jié)點，耦接至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該緩沖后第一數(shù)字信號；以及一第二節(jié)點，耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該緩沖后反相第一數(shù)字信號。
4.如權(quán)利要求2所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，該單位電路包含一對差動PMOS場效晶體管，其中包含一第一 PMOS晶體管，具有一源極，耦接至一電流源，一漏極，耦接至一第一負(fù)載，以及一柵極，被耦接為接收該緩沖后第一數(shù)字信號；以及一第二 PMOS晶體管，具有一源極，耦接至該電流源，一漏極，耦接至一第二負(fù)載，以及一柵極，被耦接為接收該緩沖后反相第一數(shù)字信號。
5.如權(quán)利要求1所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，進(jìn)一步包含一測溫解碼器電路，用以接收一 η位元二元碼，并于根據(jù)該η位元二元碼轉(zhuǎn)換為該第一數(shù)字信號后，將該第一數(shù)字信號輸出至該閂鎖電路。
6.一種數(shù)字-模擬轉(zhuǎn)換器，包含一測溫解碼器電路，用以接收一 η位元二元碼，并將該η位元二元碼轉(zhuǎn)換為代表該η位元二元碼的多個數(shù)字信號；以及多個單位電路，其中至少一單位電路包含一閂鎖電路，被耦接為接收一時鐘脈沖信號與該多個數(shù)字信號中的一數(shù)字信號做為一第一數(shù)字信號，該閂鎖電路包含以NMOS場效晶體管為基礎(chǔ)的一緩沖器，用以根據(jù)該時鐘脈沖信號輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號，該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相；以及一對差動PMOS場效晶體管，其中包含一第一 PMOS晶體管與一第二 PMOS晶體管，該第一 PMOS晶體管的開啟或關(guān)閉切換受該緩沖后第一數(shù)字信號控制，該第二 PMOS晶體管的開啟或關(guān)閉切換受該緩沖后反相第一數(shù)字信號控制，藉此使該對差動PMOS場效晶體管輸出一模擬信號，以代表該第一數(shù)字信號。
7.如權(quán)利要求6所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，該閂鎖電路包含一閂鎖器，用以接收該時鐘脈沖信號，并自該測溫解碼器電路接收該多個數(shù)字信號分別做為一第一數(shù)字信號，并根據(jù)該時鐘脈沖信號輸出該第一數(shù)字信號與一反相第一數(shù)字信號，該反相第一數(shù)字信號與該第一數(shù)字信號彼此反相；以及以NMOS場效晶體管為主的該緩沖器，被耦接為自該閂鎖器接收該第一數(shù)字信號與該反相第一數(shù)字信號，并輸出一緩沖后第一數(shù)字信號與一緩沖后反相第一數(shù)字信號，該緩沖后反相第一數(shù)字信號與該緩沖后第一數(shù)字信號彼此反相，該緩沖后第一數(shù)字信號與該緩沖后反相第一數(shù)字信號其中之一作為該第二數(shù)字信號。
8.如權(quán)利要求7所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，以NMOS場效晶體管為主的該緩沖器包含一第一組NMOS晶體管，包含串聯(lián)的一第一 NMOS晶體管及一第二 NMOS晶體管，該第一匪OS晶體管漏極耦接至該第二 NMOS晶體管的源極，該第一 NMOS晶體管的源極耦接至一第一電壓源，該第二 NMOS晶體管的漏極耦接至一第二電壓源，該第一電壓源的電位不同于該第二電壓源的電位；以及一第二組NMOS晶體管，包含串聯(lián)的一第三NMOS晶體管及一第四NMOS晶體管，該第三NMOS晶體管的漏極耦接至該第四NMOS晶體管的源極，該第三NMOS晶體管的源極耦接至該第一電壓源，該第四NMOS晶體管的漏極耦接至該第二電壓源，其中該第一 NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該反相第一數(shù)字信號；該第二 NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接且自該閂鎖器接收該第一數(shù)字信號；一第一節(jié)點，耦接至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該緩沖后第一數(shù)字信號；以及一第二節(jié)點，耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該緩沖后反相第一數(shù)字信號。
9.一種數(shù)字-模擬轉(zhuǎn)換器，包含一單位電路，其中包含耦接于一電流源與一負(fù)載間的一對差動PMOS場效晶體管，該對差動PMOS場效晶體管包含一第一 PMOS晶體管與一第二 PMOS晶體管，當(dāng)該第一 PMOS晶體管與該第二 PMOS晶體管由一對互補(bǔ)信號驅(qū)動時，該對差動PMOS場效晶體管輸出相對應(yīng)的一模擬信號；一閂鎖電路，用以接收并閂鎖一數(shù)字信號，并且根據(jù)一時鐘脈沖信號輸出對應(yīng)于被閂鎖的該數(shù)字信號的一對互補(bǔ)數(shù)字信號；以及一緩沖電路，耦接于該閂鎖電路與該對差動PMOS場效晶體管之間，用以緩沖該對互補(bǔ)數(shù)字信號，并輸出一對同等快速上升/快速下降的互補(bǔ)信號，以同時驅(qū)動該第一 PMOS晶體管與該第二 PMOS晶體管輸出該模擬信號。
10.如權(quán)利要求9所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，該緩沖電路包含以NMOS場效晶體管為基礎(chǔ)之一緩沖器，用以緩沖來自該閂鎖電路的該對互補(bǔ)數(shù)字信號，并輸出該對同等快速上升/快速下降的互補(bǔ)信號。
11.如權(quán)利要求10所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，以NMOS場效晶體管為基礎(chǔ)的該緩沖器包含一第一組NMOS晶體管，包含一第一 NMOS晶體管及一第二 NMOS晶體管，該第一組NMOS晶體管系串聯(lián)于一第一電壓源與一第二電壓源之間，該第一電壓源之電位不同于該第二電壓源的電位；以及一第二組NMOS晶體管，包含一第三NMOS晶體管及一第四NMOS晶體管，該第二組NMOS晶體管串聯(lián)于該第一電壓源與該第二電壓源之間，其中該第一 NMOS晶體管的源極耦接至該第一電壓源，該第二 NMOS晶體管的漏極耦接至該第二電壓源；該第三NMOS晶體管的源極耦接至該第一電壓源，該第四NMOS晶體管的漏極耦接至該第二電壓源；該第二 NMOS晶體管的柵極與該第三NMOS晶體管的柵極彼此耦接，且用以自該閂鎖器接收該對互補(bǔ)數(shù)字信號中的一第一數(shù)字信號；該第一 NMOS晶體管的柵極與該第四NMOS晶體管的柵極彼此耦接，且用以自該閂鎖器接收該對互補(bǔ)數(shù)字信號中的一反相第一數(shù)字信號；一第一節(jié)點，耦接至該第一 NMOS晶體管的漏極與該第二 NMOS晶體管的源極，用以輸出該對同等快速上升/快速下降的互補(bǔ)信號中的一緩沖后第一數(shù)字信號；以及一第二節(jié)點，耦接至該第三NMOS晶體管的漏極與該第四NMOS晶體管的源極，用以輸出該對同等快速上升/快速下降的互補(bǔ)信號中的一緩沖后反相第一數(shù)字信號。
12.如權(quán)利要求9所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，該閂鎖電路包含一閘控D型閂鎖器。
13.如權(quán)利要求9所述的數(shù)字-模擬轉(zhuǎn)換器，其特征在于，進(jìn)一步包含一測溫解碼器電路，用以接收一 η位元二元碼，并輸出該數(shù)字信號至該閂鎖電路。
全文摘要
本發(fā)明涉及數(shù)字-模擬轉(zhuǎn)換器，利用以NMOS場效晶體管為基礎(chǔ)的緩沖器來緩沖一對互補(bǔ)的數(shù)字信號并輸出一對同等快速上升/快速下降的互補(bǔ)信號，以同時驅(qū)動單位電路中的差動PMOS晶體管對，使單位電路輸出一模擬信號。該數(shù)字-模擬轉(zhuǎn)換器包含一閂鎖電路與一單位電路。該閂鎖電路包含以NMOS場效晶體管為基礎(chǔ)的緩沖器，并且能接收一第一數(shù)字信號與一時鐘脈沖信號、并根據(jù)該時鐘脈沖信號透過該以NMOS場效晶體管為基礎(chǔ)的緩沖器輸出一第二數(shù)字信號，以表示該第一數(shù)字信號。該單位電路被耦接為接收該第二數(shù)字信號并輸出代表該第一數(shù)字信號的一模擬信號。
文檔編號H03M1/06GK103001633SQ20121028225
公開日2013年3月27日 申請日期2012年8月9日 優(yōu)先權(quán)日2011年9月9日
發(fā)明者勃尼特·居涅堤 申請人:晨星軟件研發(fā)(深圳)有限公司, 晨星半導(dǎo)體股份有限公司