專利名稱：一種雙邊沿d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及D觸發(fā)器技術(shù)領(lǐng)域，特別涉及一種雙邊沿D觸發(fā)器。
背景技術(shù)：
圖Ia c是一種現(xiàn)有隱式脈沖型雙邊沿D觸發(fā)器的結(jié)構(gòu)示意圖，如圖Ia c所述，該現(xiàn)有D觸發(fā)器包括a)時鐘反相信號產(chǎn)生電路；b)預(yù)充求值電路；c)鎖存電路。首先，系統(tǒng)時鐘信號通過四級反相器得到一組與系統(tǒng)時鐘有關(guān)的信號(CLK、CLKB、CLK3和CLKB3)，其時序關(guān)系圖如圖2所示。
然后，用這四個信號分別控制Mn5 Mn8四個NMOS(N-Mental-Oxide-Semiconductor, N型金屬-氧化物-半導(dǎo)體)管，利用NMOS管高電平導(dǎo)通、低電平關(guān)斷的特性，產(chǎn)生一個可以控制觸發(fā)器預(yù)充求值電路放電的脈沖信號，即在系統(tǒng)時鐘的上升沿附近，系統(tǒng)時鐘信號CLK和經(jīng)過3級反相器后的反信號CLK3均為高電平，Mn5和Mn6均導(dǎo)通，預(yù)充求值電路可以通過左側(cè)支路放電；在系統(tǒng)時鐘下降沿附近，在很短暫的一段時間內(nèi)，CLKB和CLK3B同時為高電平，Mn7和Mn8管均導(dǎo)通，預(yù)充求值電路可以通過右側(cè)支路放電。該現(xiàn)有D觸發(fā)器放電的周期為時鐘周期的一半，即在時鐘的上升沿和下降沿附近均會放電，整個電路的工作時序類似圖2中的脈沖信號，因此稱為隱式脈沖型雙邊沿D觸發(fā)器。經(jīng)過以上分析可以看出，圖Ia c中所示的隱式脈沖雙邊沿D觸發(fā)器電路雖然可以正確完成D觸發(fā)器的邏輯功能，但是在其工作過程中性能并不完善，主要存在著以下幾個問題速度問題，當(dāng)觸發(fā)器受到輸入邏輯信號控制需要進行輸出狀態(tài)轉(zhuǎn)換時，后級鎖存電路需要等待Set (或Reset)點信號放電完成后才能進行邏輯狀態(tài)翻轉(zhuǎn),而Set (或Reset)點均需要經(jīng)過4個串聯(lián)的NMOS管進行放電，放電速度很慢。而預(yù)充管(Mpl和Mp2)處于導(dǎo)通狀態(tài)，也會進一步影響Set和Reset點的放電速度。功耗問題，首先該觸發(fā)器電路為動態(tài)電路，預(yù)充管Mpl和Mp2由低電平控制，一直處于導(dǎo)通狀態(tài)，當(dāng)預(yù)充求值電路需要進行放電時，會產(chǎn)生短路電流，增加短路功耗。此外，時鐘反相信號產(chǎn)生電路受到系統(tǒng)時鐘信號控制，跳變率非常高，動態(tài)功耗非常大。有時，四級的時鐘反相信號產(chǎn)生電路所產(chǎn)生的延時并不能滿足預(yù)充求值電路的放電時間要求，需要增加更多的反相器串聯(lián)結(jié)構(gòu)，動態(tài)功耗會進一步增大。再有，由于Set和Reset放電速度慢，鎖存電路在輸出信號對輸入信號響應(yīng)的過程中狀態(tài)翻轉(zhuǎn)很慢，所消耗的動態(tài)功耗也會增大。綜合以上因素從整體來看，該D觸發(fā)器電路的功耗損失非常大。工作可靠性問題，隱式脈沖觸發(fā)器的脈沖信號在觸發(fā)器電路內(nèi)部生成，如圖Ib中的Mn5 Mn8,因此脈沖信號的寬度很難控制,依賴于時鐘反相信號產(chǎn)生電路的輸出信號，因此在工作過程中無法調(diào)整,工作的可靠性不高。綜合以上分析可以看出，這種現(xiàn)有的隱式脈沖型雙邊沿D觸發(fā)器，并不能滿足數(shù)字電路發(fā)展的高速度、低功耗的要求。
發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是如何提供一種雙邊沿D觸發(fā)器，以提高反應(yīng)速度，降低運行功耗。(二)技術(shù)方案為解決上述技術(shù)問題，本發(fā)明提供一種雙邊沿D觸發(fā)器，其包括互相連接的控制電路和求值電路；
所述控制電路，用于在時鐘信號的作用下產(chǎn)生控制信號；所述求值電路，用于在所述時鐘信號和所述控制信號的共同作用下進行求值運算，實現(xiàn)雙邊沿觸發(fā)的邏輯功能。優(yōu)選地，所述控制電路包括左控制電路和右控制電路；所述左控制電路，用于在所述時鐘信號作用下產(chǎn)生第一控制信號和第三控制信號;所述右控制電路，用于在所述時鐘信號作用下產(chǎn)生第二控制信號和第四控制信號。優(yōu)選地，所述左控制電路包括第一 PMOS管mpl、第二 PMOS管mp2、第一 NMOS管mnl、第二 NMOS 管 mn2 ； 所述第一 PMOS管mpI的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接第一控制信號端Cl ；所述第二 PMOS管mp2的源極接所述第一控制信號端Cl，柵極接第一輸入信號端D,漏極接所述第一 NMOS管mnl的漏極；所述第一 NMOS管mnl的柵極接第二輸出信號端QB，源極接第三控制信號端C3 ；所述第二 NMOS管mn2的漏極接所述第三控制信號端C3，柵極接所述時鐘源CLK，源極接地Gnd。優(yōu)選地，所述右控制電路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四 NMOS 管 mn4 ；所述第三PMOS管mp3的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接第二控制信號端C2 ；所述第四PMOS管mp4的源極接所述第二控制信號端C2，柵極接第二輸入信號端DB，漏極接所述第三NMOS管mn3的漏極；所述第三NMOS管mn3的柵極接第一輸出信號端Q，源極接第四控制信號端C4 ；所述第四NMOS管mn4的漏極接所述第四控制信號端C4，柵極接所述時鐘源CLK，源極接地Gnd。優(yōu)選地，所述求值電路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二極管Dl、第二二極管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9 ； 所述第五PMOS管mp5的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接所述第六PMOS管mp6的源極和所述第八PMOS管mp8的源極；所述第六PMOS管mp6的柵極接第一輸入信號端D,漏極接所述第七PMOS管mp7的源極；所述第七PMOS管mp7的柵極接第四控制信號端C4，漏極接第二輸出信號端QB ；所述第一二極管Dl的陽極和所述第二二極管D2的陰極均連接所述第二輸出信號端QB ； 所述第七NMOS管mn7的漏極接所述第二輸出信號端QB，柵極接第一控制信號端Cl，源極接所述第六NMOS管mn6的漏極；所述第六匪OS管mn6的柵極接第一輸入信號端D,源極接所述第五NMOS管mn5的漏極；所述第五NMOS管mn5的柵極接所述時鐘源CLK，源極接地Gnd ；所述第八PMOS管mp8的柵極接第二輸入信號端DB，漏極接所述第九PMOS管mp9的源極；所述第九PMOS管mp9的柵極接第三控制信號端C3，漏極接第一輸出信號端Q ；所述第一二極管Dl的陰極和所述第二二極管D2的陽極均連接所述第一輸出信號端Q ；所述第九NMOS管mn9的漏極接所述第一輸出信號端Q，柵極接第二控制信號端C2，源極接所述第八NMOS管mn8的漏極；所述第八NMOS管mn8的柵極接第二輸入信號端DB,源極接所述第五NMOS管mn5的漏極。(三)有益效果本發(fā)明的雙邊沿D觸發(fā)器，采用單相時鐘控制，既能穩(wěn)定地在時鐘信號的上升沿和下降沿完成輸出信號對輸入信號的響應(yīng)，又提高了工作速度，降低了功耗，是一種功能完善、性能良好的雙邊沿D觸發(fā)器，在數(shù)字電路中具有廣泛的應(yīng)用前景。
圖Ia c是一種現(xiàn)有隱式脈沖型雙邊沿D觸發(fā)器的結(jié)構(gòu)示意圖；圖2是現(xiàn)有隱式脈沖型雙邊沿D觸發(fā)器的時序圖；圖3a飛是本發(fā)明實施例所述雙邊沿D觸發(fā)器的電路圖；圖4a飛是本發(fā)明實施例所述求值電路的等效電路圖；圖5是本發(fā)明實施例所述的雙邊沿D觸發(fā)器的邏輯仿真時序圖。
具體實施例方式下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式
作進一步詳細(xì)描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。 圖3a飛是本發(fā)明實施例所述雙邊沿D觸發(fā)器的電路圖，所述雙邊沿D觸發(fā)器包括圖3a所示的控制電路和圖3b所示的求值電路。所述控制電路，用于在時鐘信號的作用下產(chǎn)生控制信號。所述求值電路，用于在所述時鐘信號和所述控制信號的共同作用下進行求值運算，實現(xiàn)雙邊沿觸發(fā)的邏輯功能。參見圖3a，所述控制電路包括左控制電路和右控制電路。所述左控制電路包括第一PMOS(P-Mental-Oxide-Semiconductor,P 型金屬-氧化物-半導(dǎo)體)管mpl、第二 PMOS管mp2、第一 NMOS管mnl、第二 NMOS管mn2。所述第一 PMOS管mpl的源極接電源電壓Vdd,柵極接時鐘源CLK,漏極接第一控制信號端Cl。所述左控制電路通過所述第一控制信號端Cl輸出第一控制信號。所述第二 PMOS管mp2的源極接所述第一控制信號端Cl，柵極接第一輸入信號端D,漏極接所述第一 NMOS管mnl的漏極。所述第一 NMOS管mnl的柵極接第二輸出信號端QB，源極接第三控制信號端C3。所述左控制電路通過所述第三控制信號端C3輸出第三控制信號。
所述第二 NMOS管mn2的漏極接所述第三控制信號端C3，柵極接所述時鐘源CLK，源極接地Gnd。所述右控制電路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四NMOS 管 mn4。所述第三PMOS管mp3的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接第二控制信號端C2。所述右控制電路通過所述第二控制信號端C2輸出第二控制信號。所述第四PMOS管mp4的源極接所述第二控制信號端C2，柵極接第二輸入信號端DB，漏極接所述第三NMOS管mn3的漏極。所述第三NMOS管mn3的柵極接第一輸出信號端Q，源極接第四控制信號端C4。所述右控制電路通過所述第四控制信號端C4輸出第四控制信號。所述第四NMOS管mn4的漏極接所述第四控制信號端C4，柵極接所述時鐘源CLK，源極接地Gnd。參見圖3b，所述求值電路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二極管Dl、第二二極管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9。所述第五PMOS管mp5的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接所述第六PMOS管mp6的源極和所述第八PMOS管mp8的源極。所述第六PMOS管mp6的柵極接第一輸入信號端D,漏極接所述第七PMOS管mp7的源極。所述第七PMOS管mp7的柵極接第四控制信號端C4，漏極接第二輸出信號端QB。所述求值電路通過所述第四控制信號端C4輸入第四控制信號。所述第一二極管Dl的陽極和所述第二二極管D2的陰極均連接所述第二輸出信號端QB0所述第七NMOS管mn7的漏極接所述第二輸出信號端QB，柵極接第一控制信號端Cl，源極接所述第六NMOS管mn6的漏極。所述求值電路通過所述第一控制信號端Cl輸入
第一控制信號。所述第六匪OS管mn6的柵極接第一輸入信號端D,源極接所述第五NMOS管mn5的漏極。所述第五NMOS管mn5的柵極接所述時鐘源CLK,源極接地Gnd。
所述第八PMOS管mp8的柵極接第二輸入信號端DB，漏極接所述第九PMOS管mp9的源極。所述第九PMOS管mp9的柵極接第三控制信號端C3，漏極接第一輸出信號端Q。所述求值電路通過所述第三控制信號端C3輸入第三控制信號。所述第一二極管Dl的陰極和所述第二二極管D2的陽極均連接所述第一輸出信號端Q。所述第九NMOS管mn9的漏極接所述第一輸出信號端Q，柵極接第二控制信號端C2，源極接所述第八NMOS管mn8的漏極。所述求值電路通過所述第二控制信號端C2輸入
第二控制信號。所述第八NMOS管mn8的柵極接第二輸入信號端DB,源極接所述第五NMOS管mn5·的漏極。接下來對本發(fā)明所述雙邊沿D觸發(fā)器的工作原理說明如下首先分析時鐘上升沿的觸發(fā)原理。當(dāng)時鐘信號為低電平時，控制電路中的柵極受時鐘信號控制的第一 PMOS管mpl和第三PMOS管mp3導(dǎo)通，第一控制信號端Cl和第二控制信號端C2被充電為高電平。此時，求值電路中受第一控制信號和第二控制信號的電平控制的第七NMOS管mn7和第九NMOS管mn9是開啟的，但是由于受時鐘信號控制的第五NMOS管mn5關(guān)斷，所以并不能通過第七NMOS管mn7和第九NMOS管mn9充放電。此時，求值電路的工作模式為低電平模式，其等效電路圖如圖4a所示，我們將該等效電路圖對應(yīng)的電路記作低電平模塊。當(dāng)時鐘信號由低電平變?yōu)楦唠娖綍r，也就是時鐘上升沿到來時?？刂齐娐分械牡谝?PMOS管mpl和第三PMOS管mp3關(guān)斷，第二 NMOS管mn2和第四NMOS管mn4打開，第三控制信號端C3和第四控制信號端C4被放電為低電平“O”。求值電路中的第五PMOS管mp5關(guān)斷、第五NMOS管mn5打開，求值電路進入高電平模式，其等效電路圖如圖4b所示，我們將該等效電路圖對應(yīng)的電路記作高電平模塊。由于在上升沿之前第一控制信號端Cl和第二控制信號端C2被充電為高電平，所以求值電路中的第七NMOS管mn7和第九NMOS管mn9已經(jīng)處于導(dǎo)通狀態(tài)，由于第一輸入信號端D和第二輸入信號端DB邏輯值不同，高電平模式中的左、右兩條支路之一會進行放電，第一輸出信號端Q和第二輸出信號端QB通過放電對第一輸入信號端D和第二輸入信號端DB進行響應(yīng)。與此同時,如果第一輸入信號端D和前一周期的第一輸出信號端Q邏輯值相反，則控制電路中的第二 PMOS管mp2、第四PMOS管mp4、第一 NMOS管mnl和第三NMOS管mn3通過邏輯組合并不能形成導(dǎo)通支路，第一控制信號端Cl和第二控制信號端C2的邏輯電平維持為高，求值電路可以充分放電，并最終達到穩(wěn)定輸出。當(dāng)輸出信號完成對輸入信號的響應(yīng)后，電路建立起穩(wěn)定的輸出，即Q=D，QB=DB,此時控制電路中的第一控制信號端Cl和第二控制信號端C2會被放電，但是這一放電過程并不影響輸出。例如在Q=D=UQB=DB=O的情況下，第二 PMOS管mp2和第三NMOS管mn3導(dǎo)通，第二控制信號端C2的電平通過導(dǎo)通狀態(tài)的第二 PMOS管mp2、第三NMOS管mn3和第四NMOS管mn4被放電為0，求值電路中的第九NMOS管mn9關(guān)斷，而由于DB=0，所以第八NMOS管mn8在此過程中一直處于關(guān)斷狀態(tài)，所以第九NMOS管mn9的關(guān)斷并不影響輸出對輸入信號的充分響應(yīng)。當(dāng)輸出信號響應(yīng)完畢后，求值電路中交叉耦合的反相器會對輸出的一對信號進行狀態(tài)維持。
在時鐘信號穩(wěn)定時，輸出不會受到輸入信號改變的干擾。繼續(xù)上文的舉例，假設(shè)在時鐘信號維持高電平的過程中第一輸入信號端D的邏輯值由I變?yōu)?，第二輸入信號端DB的邏輯值由0變?yōu)镮，則求值電路中的第六NMOS管mn6關(guān)斷，第八NMOS管mn8導(dǎo)通，但是由于在前面的放電過程中，第二控制信號端C2已經(jīng)被放電為低電平，并且因為第三PMOS管mp3關(guān)斷，第二控制信號端C2無法充電為高電平，因此第一輸出信號端Q沒有放電通路，輸出信號并不能被重置。也就是說，在時鐘電平穩(wěn)定時，輸出不會受到輸入信號改變的干擾。在時鐘信號為高電平期間，控制電路中的第二 NMOS管mn2和第四NMOS管mn4導(dǎo)通，第三控制信號端C3和第四控制信號端C4的電平被放電為低，但是由于求值電路中的第五PMOS管mp5關(guān)斷，低電平模塊不能工作，所以第三控制信號端C3和第四控制信號端C4的信號只是為時鐘下降沿到來時的求值做準(zhǔn)備。當(dāng)時鐘信號由高電平變?yōu)榈碗娖?，也就是時鐘信號的下降沿到來時，高電平模塊關(guān)斷，低電平模塊開啟，輸出通過高電平模塊的充電對輸入信號進行響應(yīng)，其工作原理與上 升沿時的工作原理類似。同樣地，在系統(tǒng)時鐘信號穩(wěn)定為低電平的期間，輸入邏輯信號的狀態(tài)變化也不會引起觸發(fā)器的輸出狀態(tài)改變。綜上所述，本發(fā)明的雙邊沿D觸發(fā)器，通過控制信號和輸入信號的組合控制，在時鐘信號的上升沿和下降沿分別通過高電平模塊和低電平模塊對輸入信號的邏輯值進行響應(yīng)，其他時刻通過首尾相連的交叉耦合反相器對輸出信號的邏輯電平進行鎖存輸出。在時鐘電平穩(wěn)定時不受輸入信號狀態(tài)改變的干擾。這種只由單相時鐘控制的觸發(fā)器結(jié)構(gòu)完成了雙邊沿D觸發(fā)器的邏輯功能。為了驗證本發(fā)明的雙邊沿D觸發(fā)器的效果，我們對本發(fā)明的雙邊沿D觸發(fā)器和傳統(tǒng)的雙邊沿D觸發(fā)器進行電路仿真試驗，試驗中，仿真器為Hspice，環(huán)境溫度設(shè)為25°C，仿真模型參數(shù)選用中芯國際(SMIC)提供的最新工藝模型——65nm的數(shù)字電路設(shè)計工藝。電源電壓設(shè)為IV。圖5是本發(fā)明實施例所述的雙邊沿D觸發(fā)器的邏輯仿真時序圖，其中，CLK對應(yīng)時鐘信號，D對應(yīng)第一輸入信號，Q對應(yīng)第一輸出信號，QB對應(yīng)第二輸出信號。從仿真結(jié)果中可以看出，第一輸出信號和第二輸出信號的狀態(tài)轉(zhuǎn)換都是在時鐘信號的上升沿或下降沿，而且均保持與第一輸入信號的正確邏輯關(guān)系。在時鐘信號電平穩(wěn)定期間，第一輸出信號和第二輸出信號保持穩(wěn)定，第一輸入信號的改變對第一輸出信號和第二輸出信號沒有影響，整個觸發(fā)器的邏輯功能正確，是一個只由單相時鐘控制的雙邊沿D觸發(fā)器。表I仿真試驗結(jié)果數(shù)據(jù)表電路名稱晶體管數(shù)目延遲封間平均功耗
功耗延遲積
(ps)(pW)
顯式脈沖型雙 15 65.12.16 140.6
邊沿觸發(fā)器________________
隱式脈沖觸發(fā)18(不含反相器鍵}3.36 267.5 . . 79.6 _|26(包含反相晷鏈)__2.95 234.8
本發(fā)明D觸發(fā)器 22__533__1_79__96.5 表I是仿真試驗結(jié)果數(shù)據(jù)表，從對比的數(shù)據(jù)可以看到，與隱式雙邊沿脈沖型D觸發(fā)器相比，本發(fā)明的雙邊沿D觸發(fā)器性能提高顯著。由于文中提到的隱式脈沖觸發(fā)器電路中的反相器鏈可以被多個觸發(fā)器結(jié)構(gòu)共用，因此選取不含觸發(fā)器鏈的結(jié)構(gòu)進行數(shù)據(jù)對比，本發(fā)明的單相時鐘的雙邊沿D觸發(fā)器晶體管數(shù)目增加4個，但是速度提高32%，功耗降低39%，功耗延遲積下降了 59%。如果將用于時鐘反信號生成的反相器鏈的功耗計算在內(nèi)，本發(fā)明D觸發(fā)器對工作性能的提升更加明顯。與顯示脈沖型雙邊沿觸發(fā)器相比，本發(fā)明的單相時鐘控制的雙邊沿觸發(fā)器晶體管數(shù)目增加7個，但是由于縮短了放電支路上串聯(lián)的晶體管數(shù)目，因此在工作速度方面依然提高了 17%，功耗降低了 17%，功耗延遲積減小了 31%。本發(fā)明實施例所述的雙邊沿D觸發(fā)器，采用單相時鐘控制，既能穩(wěn)定地在時鐘信號的上升沿和下降沿完成輸出信號對輸入信號的響應(yīng)，又提高了工作速度，降低了功耗，是一種功能完善、性能良好的雙邊沿D觸發(fā)器，將會在數(shù)字電路中具有廣泛的應(yīng)用前景。以上實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種雙邊沿D觸發(fā)器，其特征在于，包括互相連接的控制電路和求值電路； 所述控制電路，用于在時鐘信號的作用下產(chǎn)生控制信號； 所述求值電路，用于在所述時鐘信號和所述控制信號的共同作用下進行求值運算，實現(xiàn)雙邊沿觸發(fā)的邏輯功能。
2.如權(quán)利要求I所述的雙邊沿D觸發(fā)器，其特征在于，所述控制電路包括左控制電路和右控制電路； 所述左控制電路，用于在所述時鐘信號作用下產(chǎn)生第一控制信號和第三控制信號； 所述右控制電路，用于在所述時鐘信號作用下產(chǎn)生第二控制信號和第四控制信號。
3.如權(quán)利要求2所述的雙邊沿D觸發(fā)器，其特征在于，所述左控制電路包括第一PMOS管 mpl、第二 PMOS 管 mp2、第一 NMOS 管 mnl、第二 NMOS 管 mn2 ； 所述第一 PMOS管mpl的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接第一控制信號端Cl ； 所述第二 PMOS管mp2的源極接所述第一控制信號端Cl，柵極接第一輸入信號端D，漏極接所述第一 NMOS管mnl的漏極； 所述第一 NMOS管mnl的柵極接第二輸出信號端QB，源極接第三控制信號端C3 ； 所述第二 NMOS管mn2的漏極接所述第三控制信號端C3，柵極接所述時鐘源CLK，源極接地Gnd。
4.如權(quán)利要求2所述的雙邊沿D觸發(fā)器，其特征在于，所述右控制電路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四NMOS管mn4 ； 所述第三PMOS管mp3的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接第二控制信號立而C2 ； 所述第四PMOS管mp4的源極接所述第二控制信號端C2，柵極接第二輸入信號端DB，漏極接所述第三NMOS管mn3的漏極； 所述第三NMOS管mn3的柵極接第一輸出信號端Q，源極接第四控制信號端C4 ； 所述第四NMOS管mn4的漏極接所述第四控制信號端C4，柵極接所述時鐘源CLK，源極接地Gnd。
5.如權(quán)利要求2所述的雙邊沿D觸發(fā)器，其特征在于，所述求值電路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二極管Dl、第二二極管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9 ； 所述第五PMOS管mp5的源極接電源電壓Vdd，柵極接時鐘源CLK，漏極接所述第六PMOS管mp6的源極和所述第八PMOS管mp8的源極； 所述第六PMOS管mp6的柵極接第一輸入信號端D，漏極接所述第七PMOS管mp7的源極； 所述第七PMOS管mp7的柵極接第四控制信號端C4，漏極接第二輸出信號端QB ； 所述第一二極管Dl的陽極和所述第二二極管D2的陰極均連接所述第二輸出信號端QB ； 所述第七NMOS管mn7的漏極接所述第二輸出信號端QB，柵極接第一控制信號端Cl，源極接所述第六NMOS管mn6的漏極；所述第六NMOS管mn6的柵極接第一輸入信號端D，源極接所述第五NMOS管mn5的漏極； 所述第五NMOS管mn5的柵極接所述時鐘源CLK,源極接地Gnd ； 所述第八PMOS管mp8的柵極接第二輸入信號端DB，漏極接所述第九PMOS管mp9的源極； 所述第九PMOS管mp9的柵極接第三控制信號端C3，漏極接第一輸出信號端Q ； 所述第一二極管Dl的陰極和所述第二二極管D2的陽極均連接所述第一輸出信號端Q； 所述第九NMOS管mn9的漏極接所述第一輸出信號端Q，柵極接第二控制信號端C2，源極接所述第八NMOS管mn8的漏極； 所述第八NMOS管mn8的柵極接第二輸入信號端DB，源極接所述第五NMOS管mn5的漏 極。
全文摘要
本發(fā)明公開了一種雙邊沿D觸發(fā)器，涉及D觸發(fā)器領(lǐng)域。所述雙邊沿D觸發(fā)器包括互相連接的控制電路和求值電路；所述控制電路，用于在時鐘信號的作用下產(chǎn)生控制信號；所述求值電路，用于在所述時鐘信號和所述控制信號的共同作用下進行求值運算，實現(xiàn)雙邊沿觸發(fā)的邏輯功能。所述雙邊沿D觸發(fā)器，采用單相時鐘控制，既能穩(wěn)定地在時鐘信號的上升沿和下降沿完成輸出信號對輸入信號的響應(yīng)，又提高了工作速度，降低了功耗，是一種功能完善、性能良好的雙邊沿D觸發(fā)器，在數(shù)字電路中具有廣泛的應(yīng)用前景。
文檔編號H03K3/02GK102723930SQ20121022715
公開日2012年10月10日 申請日期2012年6月29日 優(yōu)先權(quán)日2012年6月29日
發(fā)明者張鋼剛, 梁雪, 王源, 賈嵩 申請人:北京大學(xué)