專利名稱：自適應感應設計的制作方法
技術領域：
本披露涉及自適應感應設計。
背景技術：
感應電路通常具有兩種模式自定時模式(self-timed mode)和基于時鐘模式。在自定時模式下，參考時鐘(例如，時鐘CLK)邊沿(例如，上升邊沿)基于延遲時間生成字線(例如，字線WL)的脈沖寬度。例如，在時間TCLKR從時鐘CLK的上升邊沿時間延遲TWLR之后，生成字線WL的上升邊沿，并且從時間TCLKR在時間延遲TWLF之后，生成字線WL的下降邊沿。實際上，字線WL具有持續(xù)時間為TWLF-TWLR的脈沖寬度。類似地，從時間TCLKR在延遲時間TSAER之后，生成信號SAE的上升邊沿，并且從 時間TCLKR在延遲時間TSEAF之后，生成信號SAE的下降邊沿。結(jié)果，信號SAE具有持續(xù)時間為TSAEF-TSAER的脈沖寬度。換句話說，字線WL和信號SAE的上升邊沿和下降邊沿由時鐘CLK的上升邊沿觸發(fā)，并且字線WL和信號SAE的脈沖寬度由內(nèi)部自復位電路確定，其中，內(nèi)部自復位電路對工藝、電壓、以及溫度(PVT)變化非常敏感。而且，由于半導體制造處理改變導致自定時模式變得很難很好地跟蹤PVT處理變化。另外，由于自定時模式取決于時鐘頻率，當故障發(fā)生時，很難進行調(diào)試，并且不準確延遲時間模型(例如，用于時間TWLR、TffLF, TSAER、TSAEL等)可能導致頻率無關故障。在基于時鐘模式下，字線WL的上升邊沿由時鐘CLK的上升邊沿觸發(fā)，同時字線WL的下降邊沿由時鐘CLK的下降邊沿觸發(fā)。結(jié)果，由于字線(例如，高)在低頻被激活較長一段時期，基于時鐘模式在較低頻率消耗很大功率。另一方面，信號SAE的上升邊沿由時鐘CLK的下降邊沿觸發(fā)，同時信號SAE的下降邊沿在隨后周期內(nèi)由時鐘CLK的上升邊沿觸發(fā)。由于使用兩個時鐘周期的觸發(fā)機制，生成信號SAE的系統(tǒng)沒有效率。在使用自定時模式和基于時鐘模式的一些方法中，使用手動開關在自定時模式和基于時鐘模式之間切換，這變得復雜并且需要人的介入。例如，當時鐘頻率改變(例如，從較高頻率到較低頻率)，用戶應該需要關掉時鐘，改變時鐘設定，并且再次接通時鐘。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面提供一種方法，該方法包括接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號；接收延遲時間；確定所述時鐘脈沖寬度持續(xù)時間和所述延遲時間之間的第一關系和第二關系；以及生成新時鐘，所述新時鐘具有由所述第一關系和所述延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間以及由所述第二關系和所述時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間；其中，基于所述第一關系和所述第二關系，所述第一新時鐘脈沖寬度持續(xù)時間和所述第二新時鐘脈沖寬度持續(xù)時間之間的切換是自動的。優(yōu)選地，當所述時鐘脈沖寬度持續(xù)時間大于所述延遲時間時，所述第一新時鐘脈沖寬度持續(xù)時間與所述延遲時間相同；以及當所述時鐘脈沖寬度持續(xù)時間小于所述延遲時間時，所述第二新時鐘脈沖寬度延遲時間與所述第一時鐘持續(xù)時間相同。
優(yōu)選地，生成所述新時鐘包括在所述延遲時間之后使所述時鐘反相，以形成被延遲的反相時鐘；以及執(zhí)行所述時鐘和被延遲的反相時鐘之間的邏輯AND。優(yōu)選地，該方法進一步包括生成具有所述新時鐘脈沖寬度的圖像的字線，用于存儲器陣列中。優(yōu)選地，該方法進一步包括通過以下步驟生成感應放大器控制信號使所述新時鐘反相，以形成反相新時鐘；在第二延遲時間之后使所述反相新時鐘反相，以形成被延遲反相的反相新時鐘；以及執(zhí)行所述反相新時鐘和所述被延遲反相的反相新時鐘之間的邏輯AND函數(shù)。優(yōu)選地，選擇所述第二延遲時間，使得感應放大器具有足夠的時間將差分信號放大為全擺幅信號。優(yōu)選地，該方法進一步包括生成位線預充電信號，其為所述新時鐘的圖像?！?yōu)選地，該方法進一步包括通過以下步驟生成感應放大器復位信號生成位線預充電信號，其具有所述新時鐘的圖像；生成感應放大器控制信號；以及執(zhí)行所述位線預充電信號和所述感應放大器控制信號之間的邏輯OR函數(shù)；其中，生成所述感應放大器控制信號包括使所述新時鐘反相，以形成反相新時鐘；在第二延遲時間之后使所述反相新時鐘反相，以形成被延遲反相的反相新時鐘；以及執(zhí)行所述反相新時鐘和所述被延遲反相的反相新時鐘之間的邏輯AND函數(shù)。優(yōu)選地，該方法進一步包括選擇所述延遲時間，以滿足指定位線分裂的要求。根據(jù)本發(fā)明的另一方面提供一種電路，該電路包括時鐘生成電路，被配置成接收時鐘延遲時間和具有時鐘脈沖寬度的時鐘，并且生成新時鐘，所述新時鐘具有基于所述時鐘脈沖寬度和所述延遲時間之間的第一關系和第二關系的新時鐘脈沖寬度；所述新時鐘脈沖寬度具有基于所述延遲時間和所述第一關系的第一脈沖寬度以及基于所述時鐘脈沖寬度和所述第二關系的第二脈沖寬度；字線生成電路，被配置成接收所述新時鐘并且生成具有所述新時鐘的圖像的字線；以及感應放大器控制信號生成電路，被配置成接收所述新時鐘和信號延遲時間，以生成用于控制感應放大器的感應放大器控制信號。優(yōu)選地，所述感應放大器控制信號具有持續(xù)時間為所述信號延遲時間的脈沖寬度。優(yōu)選地，所述時鐘生成電路包括延遲反相電路，被配置成在所述延遲時間之后使所述時鐘反相，以生成第二時鐘；以及AND門，被配置成接收所述時鐘和所述第二時鐘，以生成所述新時鐘。優(yōu)選地，所述感應放大器控制信號生成電路包括反相電路，被配置成接收所述新時鐘的反相和所述信號延遲時間，以基于所述新時鐘的所述反相和所述信號延遲時間生成第二時鐘；以及AND門，被配置成接收所述第二時鐘和所述新時鐘的反相，以形成所述感應放大器控制信號。優(yōu)選地，該電路進一步包括信號生成電路，被配置成接收所述新時鐘并且生成具有所述新時鐘的圖像的位線預充電信號。優(yōu)選地，該電路進一步包括信號生成電路，被配置成接收所述新時鐘并且生成感應放大器復位信號，所述感應放大器復位信號具有由所述感應放大器控制信號和具有所述新時鐘的圖像的位線預充電信號的OR操作得到的復位脈沖寬度。
優(yōu)選地，所述時鐘延遲時間足以使位線分裂加強到指定值。根據(jù)本發(fā)明的再一方面，提供一種方法，該方法包括接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號；接收時鐘延遲時間；確定所述時鐘脈沖寬度持續(xù)時間和所述延遲時間之間的第一關系和第二關系；生成新時鐘，所述新時鐘具有由所述第一關系和所述延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間以及由所述第二關系和所述時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間；接收信號延遲時間；以及生成由所述新時鐘的邊沿觸發(fā)并且具有所述信號延遲時間的脈沖寬度持續(xù)時間的控制信號。優(yōu)選地，基于所述第一關系和所述第二關系，所述第一新時鐘脈沖寬度持續(xù)時間和所述第二新時鐘脈沖寬度持續(xù)時間之間的切換是自動的。優(yōu)選地，該方法進一步包括基于用于加強位線分裂的第一要求選擇所述時鐘延遲時間并且基于用于放大所述位線分裂的要求選擇所述信號延遲時間。
優(yōu)選地，該方法進一步包括生成具有所述新時鐘的圖像的字線。
在以下附圖和描述中闡述本披露的一個或多個實施例的詳情。其他特征和優(yōu)點將從說明書、附圖和權利要求變得明顯。圖I是根據(jù)一些實施例的示意性SRAM結(jié)構(gòu)的示意圖。圖2是根據(jù)一些實施例的用于在圖I的結(jié)構(gòu)中生成時鐘NCLK的電路的示意圖。圖3和圖4是示出根據(jù)一些實施例的電路200的操作的波形圖。圖5是根據(jù)一些其他實施例的用于生成時鐘NCLK的電路的示意圖。圖6是根據(jù)一些實施例的用于生成圖2中的電路的信號SAE的示意性電路的示意圖。圖7是示出當圖2中的時鐘CLK的脈沖寬度小于延遲時間時如何生成多種信號的波形圖。圖8是示出當圖2中的時鐘CLK的脈沖寬度大于延遲時間時如何生成多種信號的波形圖。圖9是示出根據(jù)一些實施例的圖2中的SRAM的操作的流程圖。多個附圖中的類似參考標號表示類似元件。
具體實施例方式使用特定語言披露附圖中所示的實施例或?qū)嵗?。然而，將明白，實施例和實例不用于限制本發(fā)明。本領域技術人員很容易想到所披露實施例中的任何改變和修改以及本文檔中披露的原理的任何進一步應用。貫穿實施例，可以重復使用參考標號，但是不要求一個實施例的特征應用至另一實施例，即使它們共享相同的參考標號。一些實施例具有以下特征和/優(yōu)點中的一個或結(jié)合。SRAM以較高頻率在高性能模式下操作，這降低了 PVT靈敏度。相反,SRAM以較低頻率在節(jié)電(power saving)模式下操作，以降低功率消耗。高性能模式和節(jié)電模式之間的切換是自動的，即，不需要人工干涉。典型電路圖I是根據(jù)一些實施例的典型SRAM結(jié)構(gòu)100的示意圖。
時鐘發(fā)生器CLKGen被配置成接收輸入時鐘CLK和延遲時間(例如，延遲時間TDLY)以生成新時鐘(例如時鐘NCLK)。在一些實施例中，時鐘CLK由使用SRAM 100的系統(tǒng)提供。時鐘CLK通常被稱為系統(tǒng)時鐘。在一些實施例中，SRAM 100在至少兩種模式下操作，高性能模式和節(jié)電模式。例如，如果時鐘CLK的脈沖寬度(例如，脈沖寬度WCLK)(如圖3所示)小于時間TDLY，則電路100在節(jié)電模式下操作。但是，如果脈沖寬度WCLK大于延遲時間TDLY，則電路100在高性能模式下操作。而且，高性能模式和節(jié)電模式之間的切換是自動的(例如，自適應)。例如，當存儲單元MC(例如，存儲器MC[i])被選擇用于讀取時，時鐘NCLK和相應字線WL (例如，字線MC [i])以及信號SAE被生成用于感應放大器SA (senseamplifier，讀出放大器)正常地作用。對于另外的實例，由于脈沖寬度WCLK小于延遲時間TDLY, SRAM 100在節(jié)電模式下操作。但是當環(huán)境改變，例如對于高要求能量模式，SRAM 100的操作電壓增加時，根據(jù)一些實施例，脈沖寬度WCLK增加，使得脈沖寬度WCLK大于延遲時間TDLY，SRAM 100基于時鐘NCLK、信號WL[i]和信號SAE如何生成的性質(zhì)自動地切換至高 性能模式。如果環(huán)境再次改變，使得WCLK小于延遲時間TDLY JIJsram ioo自動地切換至節(jié)電模式等。對于將被讀取的相應存儲單元MC，解碼器D⑶R基于地址Addr從η個字線WL[I]至WL[n]選擇相應字線WL。在一些實施例中，所選字線約與時鐘NCLK相同(例如，具有與時鐘NCLK相同的圖像)。例如，解碼器D⑶R將時鐘NCLK轉(zhuǎn)移(例如，通過)至所選字線。對于另一實例，如果選擇讀取字線WL[1]，則字線WL[1]具有與時鐘NCLK相同的波形(例如，相同圖像)。如果選擇讀取字線WL [2]，則字線WL [2]具有與時鐘NCLK相同的波形等。解碼器DCDR可以被稱為字線生成電路。一對位線BL和BLB發(fā)送表示將為所選存儲單元MC讀取的數(shù)據(jù)的數(shù)據(jù)。例如，在為所選存儲單元MC讀取數(shù)據(jù)之前，對應于將被讀取的存儲單元MC的位線BL和BLB被預充電至高。然后，存儲在將被讀取的所選存儲單元MC中的數(shù)據(jù)導致將被加強(develop)的位線BL和BLB (例如，位線分裂)之間的差分信號。在充分形成位線分裂之后，感應放大器SA被調(diào)用以感應數(shù)據(jù)，即，提供反映存儲在存儲單元MC中的數(shù)據(jù)的數(shù)據(jù)。在一些實施例中，如果沒有足夠的位線分裂，則感應將會失敗。因此，選擇延遲時間TDLY，使得位線分裂具有足夠的時間來加強并且對于感應放大器SA適當?shù)仄鹱饔?。例如，基于用于指定技術的DIFF_BL_BLB(未標記)的位線分裂，計算相應時間TDLY。位線分裂DIFF_BL_BLB隨著技術而改變，并且在一些實施例中約為100mV?？刂菩盘柹呻娐稴AEGen接收時鐘NCLK和延遲時間TDSAE作為輸入并且生成由感應放大器SA使用的信號SAE，其將參考圖6進行詳細描述。激活時的信號SAE能夠使感應放大器SA感應數(shù)據(jù)。例如，當用于所選存儲單元MC的位線BL和BLB之間的差分信號充分加強時，信號SAE被激活(例如，轉(zhuǎn)換為高)用于感應放大器SA感應數(shù)據(jù)。當感應完成時(例如，當感應放大器SA的數(shù)據(jù)輸出(例如，數(shù)據(jù)Sout)通過鎖存器Ltch被鎖存時)，使信號SAE無效(例如，轉(zhuǎn)換為低)。生成信號SAE，使得與用于相應存儲單元MC的所選字線WL 一起，電路100在高性能模式和節(jié)電模式之間自動地切換。從而，鎖存電路Ltch鎖存將被處理的數(shù)據(jù)Sout，以反應從所選存儲單元MC讀取的數(shù)據(jù)。信號生成電路SigGen將時鐘NCLK接收為輸入并且生成信號BL_PRECH和SAE_RSET。在一些實施例中，信號BL_PRECH表示與將被讀取的所選存儲器單元MC相關的一對位線BL和BLB是否處于預充電模式。例如，在一些實施例中，在預充電期間，信號BL_PRECH為低，并且當位線BL和BLB之間的差異被加強時為高。在一些實施例中，信號SA_RSET表示感應放大器SA是否處于復位模式。例如,在一些實施例中，信號SA_RSET為低表感應放大器SA處于復位模式,并且信號SA_RSET為高表不感應放大器SA不處于復位模式,例如，處于等待感應模式或者處于感應模式。
在圖I中，字線WL被示出對應于一個存儲單元MC用于說明。然而，根據(jù)一些實施例，字線WL對應于同一行中的多個存儲單元。而且，在圖I中，SRAM被用于說明，多種實施例不用于限制。時鐘NCLK、字線WL、信號SAE等可以被用于感應多種不同電路。時鐘生成電路和波形圖2是示出根據(jù)一些實施例的生成時鐘NCLK的電路CLKGen的實例的電路200的示意圖。電路DCLK基于時鐘CLK和延遲時間TDLY生成時鐘CLKB，使得時鐘CLKB為延遲了延遲時間TDLY的時鐘CLK的反相。換句話說，在一個時鐘周期內(nèi)，時鐘CLKB從時鐘CLK的上升邊沿并且在延遲時間TDLY內(nèi)具有與時鐘CLK相同的波形，并且在延遲時間TDLY之后為時鐘CLK的反相邏輯。時鐘NCLK為通過AND門AN的時鐘CLK和時鐘CLKB的AND函數(shù)的結(jié)果。圖3是示出根據(jù)一些實施例的電路200的操作的波形圖。脈沖寬度WCLK為時鐘CLK的正脈沖寬度并且表示時鐘CLK在時鐘周期內(nèi)為高。延遲時間TDLY從時鐘CLK的上升邊沿(例如，在時間t0)為基準。時鐘CLKB由延遲了延遲時間TDLY的時鐘CLK反相。脈沖寬度WNCLK為時鐘NCLK的正脈沖寬度并且表示時鐘NCLK在時鐘周期內(nèi)為高。在一些實施例中，設置延遲時間TDLY，以確保相應字線WL(例如，脈沖寬度WffL(如圖7所示))的脈沖寬度足夠?qū)?，以用于感應放大器SA正確地感應(例如，用于充分加強位線分裂)。在一些實施例中，使用可調(diào)節(jié)延遲時間TDLY來調(diào)節(jié)脈沖寬度WWL。對延遲時間TDLY進行編程(例如，調(diào)節(jié))的多種機構(gòu)(包括現(xiàn)有技術中已知的)在多個實施例的范圍內(nèi)。在多個實施例中，脈沖寬度WNCLK根據(jù)延遲時間TDLY和脈沖寬度WCLK的持續(xù)時間的關系而改變。圖3的波形示出當時間延遲TDLY小于脈沖寬度WCLK的持續(xù)時間時電路200的操作，以及圖4的波形示出當時間延遲TDLY大于脈沖寬度WCLK的持續(xù)時間時電路200的操作。在圖3中，在時間周期Tl期間(其還為延遲時間TDLY)，由于時鐘CLK和時鐘CLKB均為高，所以通過AND門AN的操作，時鐘NCLK為高。實際上，時鐘NCLK具有在延遲時間TDLY期間為高的脈沖寬度WNCLK。在時間周期T2期間，由于時鐘CLK和/或時鐘CLKB為低，時鐘NCLK為低。圖4是示出延遲時間TDLY大于脈沖寬度WCLK的持續(xù)時間的電路200的操作的波形圖。如該圖所示，在時間T3期間(其在從時鐘CLK的上升邊沿的延遲時間TDLY內(nèi))，時鐘CLKB像時鐘CLK那樣為高。在一些實施例中，在時間周期T4期間(其在時鐘CLKB轉(zhuǎn)換為低之后開始)，時鐘CLKB被復位以轉(zhuǎn)換為高。在時間周期T3中，由于時鐘CLK和時鐘CLKB均為高，脈沖寬度WNCLK為高。在時間周期T5期間，由于時鐘CLK和/或時鐘CLKB為低，時鐘NCLK為低。結(jié)果，時鐘NCLK在時間周期T3和T5期間具有與時鐘WCLK相同的波形。實際上，時鐘NCLK具有與時鐘WCLK相同的圖像。
如圖3中示意性地示出，在一些實施例中，當脈沖寬度WCLK的持續(xù)時間大于延遲時間TDLY時，脈沖寬度WNCLK的持續(xù)時間等于時間延遲TDLY，當脈沖寬度WCLK的持續(xù)時間小于延遲時間TDLY時，脈沖寬度WNCLK的持續(xù)時間等于脈沖寬度WCLK的持續(xù)時間。在一些實施例中，當時鐘CLK的頻率改變時，脈沖寬度WCLK改變，結(jié)果，脈沖寬度WNCLK相應地改變。例如，最初脈沖寬度WCLK大于延遲時間TDLY，并且如果脈沖寬度WCLK減小但是保持大于延遲時間TDLY，則脈沖寬度WNCLK保持等于時間延遲TDLY。但是如果脈沖寬度WCLK改變?yōu)樾∮跁r間TDLY，則脈沖寬度WNCLK改變?yōu)榕c脈沖寬度WCLK相等，等等。圖5是示出電路CLKGen的一些進一步實施例的電路500的示意圖。與電路200相比，圖5中的NAND門NAN和反相器INV代替電路200中的AND門AN。結(jié)果，時鐘NCLKB為時鐘NCLK的反相。電路500的操作類似于電路200的操作，并且本領域技術人員可以認識到。 控制信號SAE牛成電路圖6示出根據(jù)一些實施例的示出生成信號SAE的SRAM 100中的電路SAEGen的實現(xiàn)的電路600的示意圖。電路DNCLKB接收時鐘NCLKB和延遲時間TDSAE作為輸入并且以與基于時鐘CLK生成時鐘CLKB的電路200中的電路DNCLK相同的方式生成時鐘NCLKBB。AND門ANl接收時鐘NCLKB和時鐘NCLKBB作為輸入并且以與基于圖2中的時鐘CLK和時鐘CLKB生成字線WL的AND門AN相同的方式生成信號SAE。本領域技術人員將認識到，實際上，信號SAE由時鐘NCLK的下降邊沿觸發(fā)，并且信號SAE的脈沖寬度(例如，脈沖寬度WSAE(如圖7中所示))由延遲時間TDSAE確定。在一些實施例中，選擇延遲時間TDSAEdt得感應放大器SA具有足夠的時間來估計所接收的數(shù)據(jù)，即，使感應放大器SA有足夠的時間將位線BL和BLB之間的差分信號放大為全擺幅信號。附加示意件波形圖7是示出根據(jù)一些實施例的當脈沖寬度WCLK大于延遲時間TDLY時的多種波形的關系的波形圖。信號BL_PRECH表示位線BL和BLB是否處于預充電模式。例如，在一些實施例中，信號BL_PRECH在預充電期間為低，并且當位線BL和位線BL之間的差異加強時為高。信號SA_RSET表感應放大器SA是否處于復位模式。例如,在一些實施例中，信號SA_RSET為低表示感應放大器SA處于復位模式，信號SA_RSET為高表示感應放大器SA不處于復位模式，例如，處于等待感應模式或處于感應模式。在圖7中，由于脈沖寬度WCLK大于延遲時間TDLY，脈沖寬度WNCLK的持續(xù)時間與延遲時間TDLY的持續(xù)時間相同。在一些實施例中，字線WL的脈沖寬度(例如，脈沖寬度WffL)與脈沖寬度WNCLK或延遲時間TDLY相同。信號BL_PRECH的脈沖寬度(例如，脈沖寬度WBLPCH)具有與脈沖寬度WNCLK相同的持續(xù)時間。信號SAE的脈沖寬度(例如，脈沖寬度WSAE)開始于時鐘CLK的下降邊沿，并且持續(xù)時間為延遲時間TDSAE。信號SA_RSET具有持續(xù)時間為字線WL和信號SAE的邏輯OR操作的結(jié)果的脈沖寬度(例如，脈沖寬度WSARSET)。換句話說，當信號WL和/或信號SAE為高時，信號SA_RSET為高。如圖7中所示，字線WL的上升邊沿由時鐘NCLK的上升邊沿觸發(fā)。字線WL的下降邊沿由時鐘NCLK的下降邊沿觸發(fā)，其關于時鐘NCLK的上升邊沿被延遲延遲時間TDLY。信號SAE的上升邊沿由時鐘NCLK的下降邊沿觸發(fā)。然而，信號SAE的下降邊沿由延遲時間TDSAE觸發(fā)，而不像在傳統(tǒng)自定時模式下那樣由時鐘NCLK的上升邊沿觸發(fā)。在圖7的情況下，電路100被認為在高性能模式下操作。圖8是示出根據(jù)一些實施例當脈沖寬度WCLK小于延遲時間TDLY時的多種波形的關系的波形圖。由于脈沖寬度WCLK小于延遲時間TDLY，所以脈沖寬度WNCLK的持續(xù)時間與脈沖寬度WCLK的持續(xù)時間相同。脈沖寬度WWL的持續(xù)時間與脈沖寬度WNCLK或脈沖寬度WCLK相同。脈沖寬度WBLPCH的持續(xù)時間與脈沖寬度WffL的持續(xù)時間相同。脈沖寬度WSAE開始于時鐘NCLK的下降邊沿并且持續(xù)時間為延遲時間TDSAE。脈沖寬度WSARSET為字線WL和信號SAE的邏輯OR操作 的結(jié)果。換句話說，當信號WffL和/或信號WSAE為高時，信號SA_RSET 為高。如圖8中所示，字線WL的上升邊沿由時鐘NCLK的上升邊沿觸發(fā)。時鐘NCLK的下降邊沿由時鐘NCLK的下降邊沿觸發(fā)。信號SAE的上升邊沿由時鐘NCLK的下降邊沿觸發(fā)。然而，信號SAE的下降邊沿由延遲時間TDASE觸發(fā)，而不像傳統(tǒng)基于時鐘模式中那樣由下一個周期內(nèi)的時鐘NCLK的下一個上升邊沿觸發(fā)。在圖8的情況下，電路100被認為在節(jié)電模式下操作。典型方法圖9是示出根據(jù)一些實施例的感應圖I中的存儲單元MC(例如，MC[j])的方法的流程圖900。在步驟905中，例如，從使用電路200的系統(tǒng)接收時鐘CLK。在步驟910中，基于所選感應設計(例如，基于被指定用于特定技術節(jié)點(例如，40nm、28nm等)的特定感應放大器的最小位線分裂)設置延遲時間TDLY。在步驟915中，基于時鐘CLK、延遲時間TDLY、和電路200生成時鐘NCLK。在步驟920中，例如基于時鐘NCLK和電路600生成對應于將被讀取的存儲單元MC[j]的字線(例如，字線WL[j])和信號SAE0在步驟925中，當通過相應對位線BL和BLB感應存儲單元MC[j]的數(shù)據(jù)時，根據(jù)時鐘CLK的脈沖寬度WCLK和延遲時間TDLY之間的關系，存儲器結(jié)構(gòu)100處于高性能模式或節(jié)電模式。為了說明目的，由于脈沖寬度WCLK小于延遲時間TDLY，結(jié)構(gòu)100處于節(jié)電模式。對于另一實例，另一存儲器(例如，存儲器MC[K])被隨后讀取，然而環(huán)境已經(jīng)改變，脈沖寬度WCLK當前大于延遲時間TDLY。結(jié)果，電路100當前處于高性能模式下。根據(jù)一些實施例，從節(jié)電模式到高性能模式的切換是自動的。已經(jīng)描述了多個實施例。然而，應該明白，在不脫離本披露的精神和范圍的情況下，可以作出多種修改。例如，在以上說明中使用的多個信號和時鐘的邏輯電平(例如，低或高)是用于說明目的，當信號和/或時鐘被激活和/或去激活時，多個實施例不限于特定電平。在圖9中，使用從節(jié)電模式到高性能模式的切換來進行說明。從自定時模式到節(jié)電模式的切換也為自動的。換句話說，根據(jù)一些實施例，節(jié)電模式和高性能模式之間的切換是自動的。一些實施例相關方法包括接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號；接收延遲時間；確定時鐘脈沖寬度持續(xù)時間和延遲時間之間的第一關系和第二關系；以及生成新時鐘，該新時鐘具有由第一關系和延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間和由第二關系和時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間?；诘谝魂P系和第二關系，第一新時鐘脈沖寬度持續(xù)時間和第二新時鐘脈沖寬度持續(xù)時間之間的切換是自動的。一些實施例相關電路包括時鐘生成電路、字線生成電路、以及感應放大器控制信號生成電路。T時鐘生成電路被配置成接收時鐘延遲時間和具有時鐘脈沖寬度的時鐘,并且生成具有基于時鐘脈沖寬度和延遲時間之間的第一關系和第二關系的新時鐘脈沖寬度的新時鐘。新時鐘脈沖寬度具有基于延遲時間和第一關系的第一脈沖寬度和基于時鐘脈沖寬度和第二關系的第二脈沖寬度。字線生成電路被配置成接收新時鐘并且生成具有新時鐘的圖像的字線。感應放大器控制信號生成電路被配置成接收新時鐘和信號延遲時間，以生成用于控制感應放大器的感應放大器控制信號。一些實施例相關方法包括接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號；接收時鐘延遲時間；確定時鐘脈沖寬度持續(xù)時間和延遲時間之間的第一關系和第二關系；生成新時鐘，新時鐘具有由第一關系和延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間和由第二關系和時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間；接收信號延遲時間；以 及生成由新時鐘的邊沿觸發(fā)并且具有信號延遲時間的脈沖寬度持續(xù)時間的控制信號。以上方法示出典型步驟，但是它們不必須按照所示順序執(zhí)行。根據(jù)所披露實施例的精神和范圍，多個步驟可以被增加、替換、改變順序，和/或適當?shù)貏h除。
權利要求
1.一種方法，包括 接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號； 接收延遲時間； 確定所述時鐘脈沖寬度持續(xù)時間和所述延遲時間之間的第一關系和第二關系；以及生成新時鐘，所述新時鐘具有由所述第一關系和所述延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間以及由所述第二關系和所述時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間； 其中 基于所述第一關系和所述第二關系，所述第一新時鐘脈沖寬度持續(xù)時間和所述第二新時鐘脈沖寬度持續(xù)時間之間的切換是自動的。
2.根據(jù)權利要求I所述的方法，其中 當所述時鐘脈沖寬度持續(xù)時間大于所述延遲時間時，所述第一新時鐘脈沖寬度持續(xù)時間與所述延遲時間相同；以及 當所述時鐘脈沖寬度持續(xù)時間小于所述延遲時間時，所述第二新時鐘脈沖寬度延遲時間與所述第一時鐘持續(xù)時間相同， 其中，生成所述新時鐘包括 在所述延遲時間之后使所述時鐘反相，以形成被延遲的反相時鐘；以及 執(zhí)行所述時鐘和被延遲的反相時鐘之間的邏輯AND， 所述方法進一步包括 生成具有所述新時鐘脈沖寬度的圖像的字線，用于存儲器陣列中。
3.根據(jù)權利要求I所述的方法，進一步包括通過以下步驟生成感應放大器控制信號 使所述新時鐘反相，以形成反相新時鐘； 在第二延遲時間之后使所述反相新時鐘反相，以形成被延遲反相的反相新時鐘；以及 執(zhí)行所述反相新時鐘和所述被延遲反相的反相新時鐘之間的邏輯AND函數(shù)， 其中，選擇所述第二延遲時間，使得感應放大器具有足夠的時間將差分信號放大為全擺幅信號。
4.根據(jù)權利要求I所述的方法，進一步包括生成位線預充電信號，其為所述新時鐘的圖像， 其中，所述方法進一步包括通過以下步驟生成感應放大器復位信號 生成位線預充電信號，其具有所述新時鐘的圖像； 生成感應放大器控制信號；以及 執(zhí)行所述位線預充電信號和所述感應放大器控制信號之間的邏輯OR函數(shù)； 其中，生成所述感應放大器控制信號包括 使所述新時鐘反相，以形成反相新時鐘； 在第二延遲時間之后使所述反相新時鐘反相，以形成被延遲反相的反相新時鐘；以及 執(zhí)行所述反相新時鐘和所述被延遲反相的反相新時鐘之間的邏輯AND函數(shù)， 其中，所述方法進一步包括選擇所述延遲時間，以滿足指定位線分裂的要求。
5.—種電路,包括時鐘生成電路，被配置成接收時鐘延遲時間和具有時鐘脈沖寬度的時鐘，并且生成新時鐘，所述新時鐘具有基于所述時鐘脈沖寬度和所述延遲時間之間的第一關系和第二關系的新時鐘脈沖寬度；所述新時鐘脈沖寬度具有基于所述延遲時間和所述第一關系的第一脈沖寬度以及基于所述時鐘脈沖寬度和所述第二關系的第二脈沖寬度； 字線生成電路，被配置成接收所述新時鐘并且生成具有所述新時鐘的圖像的字線；以及 感應放大器控制信號生成電路，被配置成接收所述新時鐘和信號延遲時間，以生成用于控制感應放大器的感應放大器控制信號。
6.根據(jù)權利要求5所述的電路，其中，所述感應放大器控制信號具有持續(xù)時間為所述信號延遲時間的脈沖寬度， 其中，所述時鐘生成電路包括 延遲反相電路，被配置成在所述延遲時間之后使所述時鐘反相，以生成第二時鐘；以及 AND門，被配置成接收所述時鐘和所述第二時鐘，以生成所述新時鐘， 其中，所述感應放大器控制信號生成電路包括 反相電路，被配置成接收所述新時鐘的反相和所述信號延遲時間，以基于所述新時鐘的所述反相和所述信號延遲時間生成第二時鐘；以及 AND門，被配置成接收所述第二時鐘和所述新時鐘的反相，以形成所述感應放大器控制信號， 所述電路進一步包括信號生成電路，被配置成接收所述新時鐘并且生成具有所述新時鐘的圖像的位線預充電信號。
7.根據(jù)權利要求5所述的電路，進一步包括信號生成電路，被配置成接收所述新時鐘并且生成感應放大器復位信號，所述感應放大器復位信號具有由所述感應放大器控制信號和具有所述新時鐘的圖像的位線預充電信號的OR操作得到的復位脈沖寬度，其中，所述時鐘延遲時間足以使位線分裂加強到指定值。
8.一種方法，包括 接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號； 接收時鐘延遲時間； 確定所述時鐘脈沖寬度持續(xù)時間和所述延遲時間之間的第一關系和第二關系； 生成新時鐘，所述新時鐘具有由所述第一關系和所述延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間以及由所述第二關系和所述時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間； 接收信號延遲時間；以及 生成由所述新時鐘的邊沿觸發(fā)并且具有所述信號延遲時間的脈沖寬度持續(xù)時間的控制信號。
9.根據(jù)權利要求8所述的方法，其中，基于所述第一關系和所述第二關系，所述第一新時鐘脈沖寬度持續(xù)時間和所述第二新時鐘脈沖寬度持續(xù)時間之間的切換是自動的，其中，所述方法進一步包括基于用于加強位線分裂的第一要求選擇所述時鐘延遲時間并且基于用于放大所述位線分裂的要求選擇所述信號延遲時間。
10.根據(jù)權利要求8所述的電路，進一步包括生成具有所述新時鐘的圖像的字線。
全文摘要
本發(fā)明公開一種自適應感應設計。接收具有時鐘脈沖寬度持續(xù)時間的時鐘信號。接收延遲時間。確定時鐘脈沖寬度持續(xù)時間和延遲時間之間的第一關系和第二關系。生成新時鐘，該新時鐘具有由第一關系和延遲時間確定的第一新時鐘脈沖寬度持續(xù)時間和由第二關系和時鐘脈沖寬度持續(xù)時間確定的第二新時鐘脈沖寬度持續(xù)時間。第一新時鐘脈沖寬度持續(xù)時間和第二新時鐘脈沖寬度持續(xù)時間之間的切換基于第一關系和第二關系是自動的。
文檔編號H03K5/13GK102664609SQ20111033866
公開日2012年9月12日 申請日期2011年10月31日 優(yōu)先權日2010年10月29日
發(fā)明者劉逸群 申請人:臺灣積體電路制造股份有限公司