專利名稱：具有帶改進(jìn)的寄存器性能的邏輯模塊的可編程邏輯器件的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明一般涉及可編程邏輯器件(PLD)，并且更具體地 涉及帶有邏輯模塊的PLD，所述邏輯模塊具有比組合輸出更多的寄存 輸出，和/或可以驅(qū)動(dòng)多于一個(gè)輸出寄存器的組合輸出。
背景技術(shù)：
0002可編程邏輯器件(PLD)是一種半導(dǎo)體集成電路，其包 含可以被編程來(lái)執(zhí)行許多邏輯功能的固定邏輯電路。在半導(dǎo)體產(chǎn)業(yè)中， PLD因?yàn)樵S多原因變得日益流行。由于芯片制造技術(shù)的進(jìn)步，特定用 途集成電路(ASIC)的設(shè)計(jì)變得難以置信的復(fù)雜。這種復(fù)雜性不但增 加設(shè)計(jì)成本，而且增加了開(kāi)發(fā)特定用途設(shè)計(jì)所需的持續(xù)時(shí)間。產(chǎn)品壽 命周期迅速地收縮使這個(gè)問(wèn)題更加復(fù)雜。結(jié)果，對(duì)于原始設(shè)備制造商 (OEM)來(lái)說(shuō)設(shè)計(jì)并使用ASIC往往是不可行的。因此OEM越來(lái)越 依賴于PLD。同樣加工技術(shù)的進(jìn)步也導(dǎo)致帶有改進(jìn)的密度與速度性能 的PLD。高級(jí)的編程軟件能夠快速開(kāi)發(fā)針對(duì)PLD的復(fù)雜邏輯功能。此 外，邏輯設(shè)計(jì)一般也可以容易地從一代PLD移植到下一代，這進(jìn)一步 縮短了產(chǎn)品開(kāi)發(fā)時(shí)間。ASIC性價(jià)比差別的縮小和產(chǎn)品開(kāi)發(fā)時(shí)間的縮短 使許多OEM不得不使用PLD。
0003大部分PLD具有的體系結(jié)構(gòu)定義為邏輯塊的二維陣列。 行與列的邏輯模塊互連線通常長(zhǎng)度與速度可變化，其提供了在陣列中 邏輯模塊之間的信號(hào)與時(shí)鐘互連。邏輯模塊經(jīng)常被稱為不同的名字， 例如本申請(qǐng)的受讓人Altera公司稱之為邏輯陣列塊或LAB;而Xilinx 公司使用的名稱為復(fù)雜邏輯模塊(CLB)。在Altera結(jié)構(gòu)體系中，LAB 被進(jìn)一步分成多個(gè)單獨(dú)邏輯元件，它們被稱作邏輯元件(LE)或自適 應(yīng)邏輯模塊(ALM)。在Xilinx體系結(jié)構(gòu)中，CLB也包括一組被稱作 邏輯單元或(LC)的邏輯元件。所述LE、 LC或是ALM每種通常都包括諸如查找表(LUT)、用于生成寄存輸出的寄存器、加法器以及 用于實(shí)現(xiàn)不同的邏輯與算術(shù)功能的其他電路的這類元件。為了簡(jiǎn)單，
任何邏輯模塊，不管其被稱為L(zhǎng)E、 ALM或LC，此后將總稱為"邏輯 模塊"。同樣，任何邏輯塊，無(wú)論是LAB還是CLB，此后將總稱為"邏 輯陣列塊"。決不應(yīng)該把術(shù)語(yǔ)"邏輯模塊"或"邏輯陣列塊"解釋為 限制本發(fā)明于特殊的PLD體系結(jié)構(gòu)，而是希望涵蓋使用分組為邏輯陣 列塊的任何類型的邏輯模塊的任何PLD體系結(jié)構(gòu)，包括但不限于 Altera和Xilinx提供的PLD。
0004
一直以來(lái)PLD中的邏輯模塊通常在模塊內(nèi)的組合邏輯發(fā) 生器的每個(gè)組合輸出只包括一個(gè)寄存器，如查找表或LUT。所以，這 些邏輯模塊通常被限制于(i)產(chǎn)生單個(gè)非寄存組合功能；(ii)產(chǎn) 生單個(gè)寄存組合功能；(iii)產(chǎn)生單個(gè)非寄存組合功能而寄存器用于 不相關(guān)的觸發(fā)器操作；或者(iv)只將寄存器作為觸發(fā)器。因此，借 助傳統(tǒng)的邏輯模塊，輸出寄存器就可以從LUT的組合輸出或所述邏輯 模塊的一些其他輸入中選擇，同時(shí)通過(guò)寄存器反饋連接驅(qū)動(dòng)全局互連 或到的LUT輸入。
0005上文描述的傳統(tǒng)邏輯模塊因?yàn)樵S多實(shí)際原因變得不適合。 在許多當(dāng)前用于PLD的用戶邏輯設(shè)計(jì)中，由于如流水線操作、使用位 移寄存器存儲(chǔ)數(shù)據(jù)等原因經(jīng)常需要大量的觸發(fā)器。此外，因?yàn)? LUT 相比以前的4 LUT邏輯塊的邏輯功能性增強(qiáng)，所以使用如6輸入功能的 更大查找表的PLD顯示出減小的觸發(fā)器對(duì)組合邏輯的比率。通過(guò)需要許 多觸發(fā)器的設(shè)計(jì)，使用給定的邏輯模塊來(lái)實(shí)現(xiàn)LUT中的組合邏輯功能和 為一些其它觸發(fā)器操作獨(dú)立地使用輸出寄存器是可能的。然而，這種實(shí) 現(xiàn)方式通常不是需要的。所述實(shí)現(xiàn)方式經(jīng)常引起布置約束，這會(huì)消極地 影響設(shè)計(jì)速度。結(jié)果，所述邏輯模塊通常用來(lái)實(shí)現(xiàn)組合功能或觸發(fā)器功 能，但木能(同時(shí))實(shí)現(xiàn)兩個(gè)功能。因?yàn)樾枰韧ǔＫ璧倪壿嬆K更 多的邏輯模塊實(shí)現(xiàn)給定邏輯設(shè)計(jì)指定的一定數(shù)量的組合和觸發(fā)器功能， 因此，效率被不利地影響。因?yàn)橐恍┧瞿K會(huì)只專用于觸發(fā)器功能， 所以即便用戶的設(shè)計(jì)定義的觸發(fā)器數(shù)量比組合功能的數(shù)量小，實(shí)際實(shí)現(xiàn) 方式也可能需要使用比其它實(shí)現(xiàn)方式需要的數(shù)量更大的邏輯模塊。
0006因此需要一種PLD，所述PLD通過(guò)提供(i)比組合輸出更多的寄存輸出；和/或(ii)可以驅(qū)動(dòng)多于一個(gè)輸出寄存器的組合
輸出使每個(gè)邏輯模塊具有更多的觸發(fā)器。
發(fā)明內(nèi)容
0007公開(kāi)了一種PLD，這種PLD通過(guò)提供比組合輸出更多的 寄存輸出；和/或可以驅(qū)動(dòng)多于一個(gè)輸出寄存器的組合輸出使每個(gè)邏輯 模塊具有更多觸發(fā)器。所述PLD包括排列在陣列中的多個(gè)邏輯陣列塊 和互連所述陣列的所述邏輯陣列塊的多個(gè)邏輯陣列塊互連線。至少一 個(gè)邏輯陣列塊包括至少一個(gè)邏輯模塊，所述邏輯模塊包括被配置為 響應(yīng)提供給一個(gè)邏輯模塊的輸入產(chǎn)生第一組合輸出信號(hào)的第一組合元 件，能夠被第一組合輸出信號(hào)驅(qū)動(dòng)的第一寄存器和能夠被第一組合輸 出信號(hào)驅(qū)動(dòng)的第二寄存器。因此，所述邏輯模塊具有比組合輸出更多 的寄存輸出和可以驅(qū)動(dòng)多于一個(gè)輸出寄存器的組合輸出。在替代實(shí)施 例中，所述邏輯模塊可以具有一個(gè)或多于一個(gè)組合元件和多個(gè)寄存器， 一個(gè)或多于一個(gè)組合元件被配置為響應(yīng)提供給一個(gè)邏輯模塊的輸入產(chǎn) 生一個(gè)或更多組合輸出信號(hào)，多個(gè)寄存器能夠被所述一個(gè)或更多組合 輸出信號(hào)驅(qū)動(dòng)。在這些替代實(shí)施例中，在所述一個(gè)邏輯模塊中寄存器 的數(shù)量超過(guò)組合輸出信號(hào)的數(shù)量。
0008通過(guò)參考下列描述并結(jié)合圖解說(shuō)明本發(fā)明具體實(shí)施例的 附圖可以最好地理解本發(fā)明。
0009圖1是依照本發(fā)明一個(gè)實(shí)施例的可編程邏輯器件(PLD)
體系結(jié)構(gòu)的框圖。
0010圖2是依照本發(fā)明的通過(guò)多個(gè)垂直和水平的LAB互連線 互連許多LAB的圖。
0011圖3是依照本發(fā)明另一個(gè)實(shí)施例的第二 PLD體系結(jié)構(gòu)的框圖。
0012圖4是依照本發(fā)明一個(gè)實(shí)施例的用在邏輯陣列塊中的邏
輯模塊。
100013圖5是依照本發(fā)明第二個(gè)實(shí)施例的用在邏輯陣列塊中的 邏輯模塊。
0014應(yīng)該注意的是在圖中同樣的編號(hào)代表同樣的元件。
具體實(shí)施例方式
0015現(xiàn)在將參照如在附圖中圖解說(shuō)明的多種實(shí)施例詳細(xì)地描 述本發(fā)明。在下面的描述中，為了提供對(duì)本發(fā)明的深入了解，闡明了 具體的細(xì)節(jié)。然而，對(duì)于本領(lǐng)域技術(shù)人員而言，顯然，本發(fā)明可以在 不使用此處闡明的一些實(shí)施細(xì)節(jié)的情況下被實(shí)踐。還需要了解的是， 為了不會(huì)不必要地模糊本發(fā)明，熟知的操作并沒(méi)有被詳細(xì)的描述。此 外，需要注意的是本發(fā)明的技術(shù)可以被應(yīng)用到多種系統(tǒng)或電子器件中， 如可編程器件和特定用途集成電路(ASIC)器件。
0016參考圖1，顯示了依照本發(fā)明一個(gè)實(shí)施例的可編程邏輯 器件(PLD)的框圖。PLD10包括基于行和列的兩維體系結(jié)構(gòu)，其包 括排列在芯片周界周圍的多個(gè)輸入/輸出元件(IOE) 12，橫穿器件的 分組為行和列的多個(gè)邏輯陣列塊(LAB) 14，在確定的LAB 14之間 的分組為列的隨機(jī)存取存儲(chǔ)器(RAM)塊16，橫穿器件的分組為列的 數(shù)字信號(hào)處理(DSP)塊18，同樣橫穿器件并在確定的LAB 14之間 的分組為列的第二 RAM塊20和每個(gè)被提供在橫穿器件的不同區(qū)域的 一個(gè)或多于一個(gè)M—RAM存儲(chǔ)器塊22。
0017LAB 14包括預(yù)定數(shù)目的邏輯模塊(圖中未顯示)。在多 種實(shí)施例中，邏輯模塊的數(shù)量可以在2到16或更大數(shù)目之間變化。 RAM塊16是具有預(yù)定數(shù)目的位和額外校驗(yàn)位的簡(jiǎn)單雙端口存儲(chǔ)器塊。 RAM塊16為器件提供專用的簡(jiǎn)單雙端口或單端口存儲(chǔ)器。為執(zhí)行數(shù) 字信號(hào)處理功能提供了 DSP塊18，所述功能例如有限沖激響應(yīng)(FIR) 和無(wú)限沖激響應(yīng)(IIR)濾波器。第二RAM塊20是帶有存儲(chǔ)位和校驗(yàn) 位的真正雙端口存儲(chǔ)器塊。最后，M—RAM存儲(chǔ)器塊22是帶有存儲(chǔ) 位和校驗(yàn)位的大型真正雙端口存儲(chǔ)器塊。需要注意的是PLD IO僅僅是 示例性的并且決不應(yīng)該被解釋為限制本發(fā)明。同樣應(yīng)該注意的是，此 處描述的本發(fā)明的實(shí)施不要求具有上文列出的全部上述功能塊的 PLD。例如RAM塊16、 DSP塊18、 RAM塊20和M—RAM塊22的功能塊是可選的并且對(duì)于本發(fā)明的實(shí)施不是必需的。
0018參考圖2，它顯示了依照本發(fā)明的通過(guò)多個(gè)垂直和水平 的LAB連線互聯(lián)的許多LAB的框圖。每個(gè)LAB 14包括多個(gè)邏輯模 塊24。本地交互LAB連線26用來(lái)互連每個(gè)LAB 14內(nèi)單獨(dú)的邏輯模 塊24。垂直和水平交互LAB連線28被用來(lái)互連陣列的LAB 14。路 徑選擇驅(qū)動(dòng)器30 (在圖中用雙向箭頭指代)分別被用來(lái)提供交互LAB 連線28和每個(gè)LAB 14的本地內(nèi)部LAB連線26之間的路徑選擇。
0019圖1和2中說(shuō)明的特定PLD體系結(jié)構(gòu)10的更多信息參 見(jiàn)例如"The Stratix Architecture, Functional Description (Stratix體系結(jié) 構(gòu)，功能描述)，"2-1到2-140頁(yè)，Altera公司，2005年7月(Altera 內(nèi)部文件編號(hào)S51002-3.2)或"Stratix PII Architecture, Functional Description(Stratix PII體系結(jié)構(gòu)，功能描述)，"2-104頁(yè)，Stratix II器 件手冊(cè)，第l巻，2005年12月(Altera內(nèi)部文件編號(hào)SII51002-4.0)， 這兩個(gè)文件以引用方式并入本文以滿足全部目的。
0020參考圖3，它顯示了依照本發(fā)明第二個(gè)實(shí)施例的可編程 邏輯器件(PLD)的框圖。PLD30包括排列在行與列的陣列內(nèi)的多個(gè)復(fù) 雜邏輯塊(CLB) 32。每個(gè)CLB 32包括第一片34A和第二片34B。在 給定列中CLB 32的這些片34A通過(guò)第一進(jìn)位鏈36A互連，該進(jìn)位鏈由 這些片34A接收并產(chǎn)生的進(jìn)位輸入(Cin)和進(jìn)位輸出(Cout)連線所 指定。同樣，這些片34B通過(guò)第二進(jìn)位鏈36B互連，該進(jìn)位鏈由這些片 34B接收并產(chǎn)生的進(jìn)位輸入(Cin)和進(jìn)位輸出(Cout)連線所指定。雖 然沒(méi)有說(shuō)明，但正如在本領(lǐng)域中熟知的，單獨(dú)的CLB 32通過(guò)多個(gè)CLB 互連線被互連。具有片的基于CLB的PLD的更多細(xì)節(jié)參見(jiàn)"Virtex—5 UserGuide" ， UG190 (v3.0) ， 2007年2月2日，Xilinx公司出版，加 利福尼亞州圣何賽，155-181頁(yè)，其以引用方式并入本文以滿足全部目 的。
0021每個(gè)片34包括一個(gè)或多于一個(gè)邏輯模塊(未圖示)。在 一個(gè)具體實(shí)施例中，每個(gè)片34包括四個(gè)邏輯模塊。在其它實(shí)施例中， 每個(gè)片34會(huì)使用更多或更少的邏輯模塊。在示例的替代實(shí)施例中，一 個(gè)到三個(gè)，或五個(gè)到16個(gè)或更多的邏輯模塊會(huì)被包括在每個(gè)CLB 34 中?？傊?，CLB中邏輯模塊的具體數(shù)量是任意的，并且不應(yīng)該被解釋為任何方式的限制。
0022參考圖4，顯示了依照本發(fā)明一個(gè)實(shí)施例的用在邏輯陣
列塊中的邏輯模塊。邏輯模塊40包括被配置成接收輸入A， B， C 和D以及產(chǎn)生第一組合輸出44的組合元件42;第一寄存器46;第二 寄存器48;多個(gè)輸出多路復(fù)用器50A， 50B和50C;控制信號(hào)選擇電 路52，其被配置為響應(yīng)一個(gè)或多于一個(gè)輸入控制信號(hào)58產(chǎn)生寄存器 控制信號(hào)54和寄存器時(shí)鐘信號(hào)56;以及包括三個(gè)多路復(fù)用器62A— 62C和兩個(gè)與門64A和64B的數(shù)據(jù)產(chǎn)生邏輯60。
0023在所示實(shí)施例中，組合元件42的第三輸入通過(guò)多路復(fù)用 器66提供，其被耦連以接收C輸入或經(jīng)由寄存器反饋路徑68的第一 寄存器46的輸出。依靠提供給多路復(fù)用器66的選擇輸入，C輸入或 寄存器反饋信號(hào)被提供給組合元件42。需要注意的是C輸入的多路復(fù) 用是任意的并且任何其他輸入A， B或D也可以通過(guò)寄存器反饋信號(hào) 68被多路復(fù)用。
0024在操作期間，組合元件42產(chǎn)生組合輸出44以響應(yīng)一組 輸入(A， B， C， D)或(A， B，寄存器反饋信號(hào)68， D)。邏輯模 塊40可以產(chǎn)生寄存或非寄存輸出。換句話說(shuō)，組合輸出44可以直接 通過(guò)輸出多路復(fù)用器50A—50C被輸出或者通過(guò)寄存器46和/或48然 后通過(guò)輸出多路復(fù)用器50A—50C被輸出。
0025在非寄存模式中，組合輸出44被直接提供給每個(gè)多路復(fù) 用器50A—50C。通過(guò)選擇到每個(gè)多路復(fù)用器50A—50C的直接輸入， 非寄存輸出44可以被選擇性地耦連到邏輯陣列塊互連線或在包含邏 輯模塊40的邏輯塊內(nèi)的本地邏輯陣列塊連線。此外，所示多路復(fù)用器 50A—50C的數(shù)量和特定排列是任意的并且可使用其它配置。
0026在寄存輸出模式中，組合輸出44經(jīng)由數(shù)據(jù)產(chǎn)生邏輯60 被提供給第一寄存器46和/或第二寄存器48。具體地，第一寄存器46 被配置為在它的數(shù)據(jù)輸入63A接收(i)組合輸出44，或(ii)經(jīng)由 多路復(fù)用器62A的輸入C。第二寄存器48被配置來(lái)在它的數(shù)據(jù)輸入接 收(i)組合輸出44， (ii)經(jīng)由多路復(fù)用器62B和62C的輸入信號(hào) A，或(iii)同樣經(jīng)由多路復(fù)用器62B和62C的第一寄存器46的級(jí)聯(lián) 輸出72。兩個(gè)多路復(fù)用器62A和62B的選擇輸入被寄存器控制信號(hào)54控制，該寄存器控制信號(hào)由控制信號(hào)選擇電路52產(chǎn)生，而多路復(fù) 用器62C的選擇輸入由配置位(未示出)控制。在各種實(shí)施例中，提 供給控制信號(hào)選擇電路52的一個(gè)或多于一個(gè)控制信號(hào)58從這一組中 選擇，這一組包括但不限制于時(shí)鐘信號(hào)、時(shí)鐘使能信號(hào)、同步載入 信號(hào)、異步載入信號(hào)、同步清零信號(hào)和異步清零信號(hào)。
0027第一寄存器46和第二寄存器48也都可以通過(guò)控制信號(hào) 選擇電路52被清零。通過(guò)驅(qū)動(dòng)清零信號(hào)70到低電位并設(shè)定寄存器控 制信號(hào)54以選擇多路復(fù)用器62A和62B每個(gè)的第二輸入，控制信號(hào) 選擇電路52引起與門64A和64B的輸出處在低電位并且分別提供給 寄存器46和48的數(shù)據(jù)輸入。
0028在所示實(shí)施例中，寄存器46和48的輸出在多路復(fù)用器 50A — 50C中被分配。例如，第一寄存器的輸出被施加到多路復(fù)用器 50A和50B，但不施加到50C。第二寄存器48的輸出只提供給多路復(fù) 用器50C，但不提供給50A和50B。這樣，寄存組合輸出可以經(jīng)由多 路復(fù)用器50A—50C被選擇性地耦連到邏輯陣列塊互連線或包括邏輯 模塊40的邏輯塊內(nèi)的本地邏輯陣列塊連線。兩個(gè)寄存器46和48也可 以驅(qū)動(dòng)邏輯陣列塊互連路徑選擇的不同子集。特定地，為了降低驅(qū)動(dòng) 邏輯陣列塊互連路由選擇的多路復(fù)用器50A—50C的成本，多路復(fù)用 器50A—50C可受限為只從寄存器46或48中的一個(gè)選擇它們的輸入。
0029邏輯模塊40提供許多優(yōu)勢(shì)并且比現(xiàn)有技術(shù)模塊更加靈活。 例如，邏輯模塊40能夠(i)提供組合輸出44的兩個(gè)寄存輸出；(ii) 提供組合輸出44的一個(gè)寄存輸出并使用另一個(gè)寄存器進(jìn)行觸發(fā)器操 作；(iii)提供組合輸出44的兩個(gè)非寄存輸出并使用寄存器46和48 中的一個(gè)或其兩者來(lái)進(jìn)行不相關(guān)的觸發(fā)器操作；或者(iv)只使用寄 存器46和48中的一個(gè)或兩個(gè)進(jìn)行觸發(fā)器操作。
0030在圖4中說(shuō)明的本發(fā)明的一個(gè)實(shí)施例中，兩個(gè)寄存器46 和48共享同樣的控制信號(hào)選擇邏輯52以降低成本。然而，在替代實(shí) 施例中，分開(kāi)的控制邏輯可以被使用。另外，為了給上文提到的每個(gè)寄 存器46和48提供獨(dú)特的數(shù)據(jù)輸入，上文描述的電路60中的至少一些不 同的數(shù)據(jù)產(chǎn)生邏輯是必要的。另一個(gè)有用的屬性是邏輯塊模40的不同的 輸入信號(hào)A—C或組合輸出可作為載入數(shù)據(jù)被提供給寄存器46或48。因此，寄存器46和48都可以載入同樣的邏輯模塊輸入A—C (假設(shè)A 和C上的信號(hào)是可用的)或組合輸出，使得可以提供觸發(fā)器的兩個(gè)同樣 的副本，這樣允許單個(gè)邏輯觸發(fā)器驅(qū)動(dòng)全部路徑選擇輸出。因此，雖然 單獨(dú)觸發(fā)器的路由選擇靈活性比傳統(tǒng)情況小，但通過(guò)一般情況下每個(gè)邏 輯元件使用單個(gè)觸發(fā)器來(lái)復(fù)制觸發(fā)器，傳統(tǒng)情況的全部路由選擇靈活性 是可用的。還有另一個(gè)特點(diǎn)是一個(gè)寄存器46將另一個(gè)寄存器的輸出作為 數(shù)據(jù)載入的能力，這樣形成了移位寄存器。
0031通過(guò)圖4的邏輯模塊40,兩個(gè)寄存器46和48都能夠被 一個(gè)組合輸出信號(hào)44驅(qū)動(dòng)。這樣，在這個(gè)實(shí)施例中，邏輯模塊40中 寄存器的數(shù)量超過(guò)組合輸出信號(hào)的數(shù)量，其比率為(2:1)。然而需要 注意的是，所述比率是任意的。在另一個(gè)實(shí)施例中，每個(gè)邏輯模塊的 寄存器和組合輸出的數(shù)量可能是變化的。例如，邏輯模塊40的不同實(shí) 施例中寄存器(多個(gè))與組合邏輯輸出(多個(gè))的比率可以是例如3:1， 3:2， 4:1， 4:2， 4:3， 5:1， 5:2， 5:3或5:4。雖然上文列出的全部多種 實(shí)施例數(shù)目過(guò)于眾多以至于不能在此處詳細(xì)討論，但在下文作為示例 將描述三個(gè)寄存器對(duì)兩個(gè)組合輸出的(3:2)比率的邏輯模塊。
0032參考圖5，它顯示了依照本發(fā)明的第二個(gè)實(shí)施例的用在 邏輯陣列中的邏輯模塊。在這個(gè)實(shí)施例中，邏輯模塊80與模塊40相 似，只是邏輯模塊80包括(0產(chǎn)生第一和第二組合輸出44A和44B 的組合元件42; (ii)寄存器46和48以外的第三寄存器82; (iii) 在數(shù)據(jù)產(chǎn)生邏輯60內(nèi)額外的多路復(fù)用器62E和62F以及與門64C;(iv) 額外的輸出多路復(fù)用器50D—50F。組合元件42被配置來(lái)接收輸入A —H。寄存器46、 48和82每個(gè)被配置來(lái)接收組合輸出信號(hào)44A或44B 中的一個(gè)， 一個(gè)輸入信號(hào)A， B， G或H或清零信號(hào)。寄存或非寄存 的組合輸出信號(hào)44A和44B在多個(gè)輸出多路復(fù)用器50A-50F中被分 配。此外，同樣的編號(hào)代表同樣的元件，并且因此在此處沒(méi)有詳細(xì)地 討論。在所示實(shí)施例中，寄存器46被配置成只接收第一組合輸出44A， 但不接收第二組合輸出44B。然而，寄存器48和82每個(gè)被配置成只 接收第二組合輸出44B，但不接收第一組合輸出44A。
0033邏輯模塊80提供上文關(guān)于圖4描述的同樣特性和優(yōu)勢(shì)， 只是具有第三寄存器82的額外益處，這樣提供了甚至更高級(jí)的效率和靈活性。每?jī)蓚€(gè)組合輸出使用三個(gè)寄存器提供比傳統(tǒng)情況高、比每個(gè) 組合輸出提供兩個(gè)觸發(fā)器低的觸發(fā)器對(duì)組合邏輯的比率。
0034在其它實(shí)施例中，組合元件的數(shù)量和他們產(chǎn)生的組合輸 出信號(hào)的數(shù)量可以是變化的。例如，邏輯模塊可以包括從一到四或更
多的組合元件42，其能夠產(chǎn)生一，二，三，四或更多組合輸出44。
0035雖然已經(jīng)參照其具體實(shí)施例對(duì)本發(fā)明進(jìn)行了特別展示和 描述，但本領(lǐng)域技術(shù)人員將了解到可以對(duì)所公開(kāi)的實(shí)施例做出形式和 細(xì)節(jié)上的改變而不偏離本發(fā)明的精神和范圍。因此，希望本發(fā)明被解 讀為包括處在本發(fā)明真實(shí)精神和范圍內(nèi)的全部變體和等價(jià)物。
權(quán)利要求
1. 一種設(shè)備，其含有 可編程邏輯器件，所述可編程邏輯器件包括安排在陣列中的多個(gè)邏輯陣列塊；互聯(lián)所述陣列的所述邏輯陣列塊的多個(gè)邏輯陣列塊互連線； 其中至少一個(gè)所述邏輯陣列塊還包括至少一個(gè)邏輯，莫塊，所述一 個(gè)邏輯模塊包括第一組合元件，其被配置為響應(yīng)提供給所述一個(gè)邏輯模塊的 輸入產(chǎn)生第一組合輸出信號(hào)；第一寄存器，其能夠被所述第一組合輸出信號(hào)驅(qū)動(dòng)；以及第二寄存器，其能夠被所述第一組合輸出信號(hào)驅(qū)動(dòng)。
2. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含第 二組合元件，其被配置為產(chǎn)生第二組合輸出信號(hào)，其中所述第一寄存 器能夠被所述第一組合輸出信號(hào)或所述第二組合輸出信號(hào)驅(qū)動(dòng)。
3. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含第 二組合元件，其被配置為產(chǎn)生第二組合輸出信號(hào)，其中所述第一寄存 器能夠被所述第一組合輸出信號(hào)或所述第二組合輸出信號(hào)驅(qū)動(dòng)，而所 述第二寄存器只能夠被所述第一組合輸出信號(hào)驅(qū)動(dòng)。
4. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含控 制信號(hào)選擇電路，該控制信號(hào)選擇電路被配置為產(chǎn)生寄存器控制信號(hào) 來(lái)分別控制所述第一寄存器和所述第二寄存器。
5. 根據(jù)權(quán)利要求4所述的設(shè)備，其中所述控制信號(hào)選擇電路被配 置為響應(yīng)提供給所述一個(gè)邏輯模塊的一個(gè)或多于一個(gè)控制信號(hào)產(chǎn)生所 述寄存器控制信號(hào)。
6. 根據(jù)權(quán)利要求5所述的設(shè)備，其中提供給所述一個(gè)邏輯模塊的 所述一個(gè)或多于一個(gè)控制信號(hào)從一組信號(hào)中選擇，所述一組信號(hào)由時(shí) 鐘信號(hào)、時(shí)鐘使能信號(hào)、同步載入信號(hào)，異步載入信號(hào)、同步清零信 號(hào)和異步清零信號(hào)組成。
7. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一寄存器的輸出作為 輸入被可編程地級(jí)聯(lián)到所述第二寄存器。
8. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含分 別耦連到所述第一寄存器和所述第二寄存器的輸出的多個(gè)輸出多路復(fù) 用器。
9. 根據(jù)權(quán)利要求8所述的設(shè)備，其中所述第一寄存器和所述第二 寄存器的輸出在所述多個(gè)輸出多路復(fù)用器內(nèi)被分配。
10. 根據(jù)權(quán)利要求8所述的設(shè)備，其中所述輸出多路復(fù)用器選擇性 地把所述第一寄存器和所述第二寄存器的輸出耦連到所述邏輯陣列塊 互連線、所述一個(gè)邏輯陣列塊本地的邏輯陣列塊連線中的任意一個(gè)或 耦連到這兩者上。
11. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含第 三寄存器，該第三寄存器能夠被所述第一組合元件產(chǎn)生的第二組合輸 出信號(hào)驅(qū)動(dòng)。
12. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含數(shù) 據(jù)產(chǎn)生邏輯，該數(shù)據(jù)產(chǎn)生邏輯分別為所述第一寄存器和第二寄存器提 供第一數(shù)據(jù)輸入和第二數(shù)據(jù)輸入。
13. 根據(jù)權(quán)利要求12所述的設(shè)備，其中所述第一數(shù)據(jù)輸入和第二數(shù) 據(jù)輸入是提供給所述一個(gè)邏輯模塊的輸入。
14. 根據(jù)權(quán)利要求13所述的設(shè)備，其中提供給所述第一寄存器和第二寄存器的所述第一數(shù)據(jù)輸入和第二數(shù)據(jù)輸入是提供給所述一個(gè)邏 輯模塊的相同數(shù)據(jù)輸入或兩個(gè)不同數(shù)據(jù)輸入。
15. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一寄存器能夠被下列 中的一個(gè)信號(hào)驅(qū)動(dòng)(i) 所述第一組合輸出信號(hào)；(ii) 提供給所述一個(gè)邏輯模塊的輸入信號(hào)；或(iii) 清零信號(hào)。
16. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二寄存器能夠被下列 中的一個(gè)信號(hào)驅(qū)動(dòng)(i) 所述第一組合輸出信號(hào)；(ii) 提供給所述一個(gè)邏輯模塊的輸入信號(hào)；或(iii) 清零信號(hào)。
17. —種設(shè)備，其含有 可編程邏輯器件，所述可編程邏輯器件包括安排成陣列的多個(gè)邏輯陣列塊；互聯(lián)所述陣列的邏輯陣列塊的多個(gè)內(nèi)部邏輯陣列塊連線； 其中至少一個(gè)所述邏輯陣列塊還包括至少一個(gè)邏輯模塊，所述一個(gè)邏輯模塊包括一個(gè)或多于一個(gè)組合元件，其被配置為響應(yīng)提供給所述一個(gè) 邏輯模塊的輸入產(chǎn)生一個(gè)或多于一個(gè)組合輸出信號(hào)；以及多個(gè)寄存器，其能夠被一個(gè)或多于一個(gè)組合輸出信號(hào)驅(qū)動(dòng)， 其中在所述一個(gè)邏輯模塊中寄存器的數(shù)量超過(guò)組合輸出信號(hào)的數(shù)量。
18. 根據(jù)權(quán)利要求17所述的設(shè)備，其中在所述一個(gè)邏輯模塊中寄存 器的數(shù)量相對(duì)于組合輸出信號(hào)的數(shù)量分別由下列比率中的一個(gè)定義2:1， 3:1， 3:2， 4:1， 4:2， 4:3， 5:1， 5:2， 5:3或5:4。
19. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述一個(gè)或多于一個(gè)組合元件還由下列中的一種構(gòu)成(i) 一個(gè)第一組合元件，其被配置為產(chǎn)生第一組合輸出信號(hào)；(ii) 一個(gè)第一組合元件，其被配置為產(chǎn)生第一組合輸出信號(hào)和第 二組合輸出信號(hào)；(iii) 一個(gè)第一組合元件，其被配置為產(chǎn)生第一組合輸出信號(hào)和第 二組合輸出信號(hào)， 一個(gè)第二組合元件被配置成產(chǎn)生第三組合輸出信號(hào); 以及(iv) —個(gè)第一組合元件，其被配置為產(chǎn)生第一組合輸出信號(hào)和第 二組合輸出信號(hào)，以及一個(gè)第二組合元件，其被配置為產(chǎn)生第三組合 輸出信號(hào)和第四組合輸出信號(hào)。
20. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述多個(gè)寄存器能夠被一 個(gè)或多于一個(gè)組合輸出信號(hào)控制，所述多個(gè)寄存器由下列中的一種構(gòu) 成(i) 在所述一個(gè)邏輯模塊內(nèi)的兩個(gè)寄存器；(ii) 在所述一個(gè)邏輯模塊內(nèi)的三個(gè)寄存器；(iii) 在所述一個(gè)邏輯模塊內(nèi)的四個(gè)寄存器；或(iv) 在所述一個(gè)邏輯模塊內(nèi)的五個(gè)寄存器。
21. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含 一個(gè)第一組合元件，其被配置為產(chǎn)生第一組合輸出信號(hào)； 第一寄存器，其能夠被所述第一組合輸出信號(hào)驅(qū)動(dòng)；以及 第二寄存器，其能夠被所述第一組合輸出信號(hào)驅(qū)動(dòng)。
22. 根據(jù)權(quán)利要求21所述的設(shè)備，其中所述第一組合元件還被配 置為產(chǎn)生第二組合輸出信號(hào)，并且所述一個(gè)邏輯元件還包含能夠被所 述第一組合輸出信號(hào)或所述第二組合輸出信號(hào)驅(qū)動(dòng)的第三寄存器。
23. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含 控制信號(hào)選擇電路，該控制信號(hào)選擇電路被配置為產(chǎn)生多個(gè)寄存器控制信號(hào)來(lái)分別控制所述多個(gè)寄存器。
24. 根據(jù)權(quán)利要求23所述的設(shè)備，其中所述控制信號(hào)選擇電路被配置為響應(yīng)提供給所述一個(gè)邏輯模塊的一個(gè)或多于一個(gè)控制信號(hào)產(chǎn)生 所述多個(gè)寄存器控制信號(hào)。
25. 根據(jù)權(quán)利要求24所述的設(shè)備，其中提供給所述一個(gè)邏輯模塊 的所述一個(gè)或多于一個(gè)控制信號(hào)是從一組信號(hào)中選擇的，所述一組信 號(hào)由時(shí)鐘信號(hào)、時(shí)鐘使能信號(hào)、同步載入信號(hào)，異步載入信號(hào)、同步 清零信號(hào)和異步清零信號(hào)構(gòu)成。
26. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述多個(gè)寄存器可以被可 編程地級(jí)聯(lián)到一起，使得一個(gè)寄存器的輸出被提供給第二寄存器的輸 入。
27. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含 分別耦連到所述多個(gè)寄存器輸出的多個(gè)輸出多路復(fù)用器。
28. 根據(jù)權(quán)利要求27所述的設(shè)備，其中所述多個(gè)寄存器的輸出分 別在所述多個(gè)輸出多路復(fù)用器內(nèi)被分配。
29. 根據(jù)權(quán)利要求28所述的設(shè)備，其中所述多個(gè)輸出多路復(fù)用器 選擇性地把所述多個(gè)寄存器的輸出分別耦連到所述邏輯陣列塊互連線 或所述一個(gè)邏輯陣列塊本地的邏輯陣列塊連線之一。
30. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述一個(gè)邏輯模塊還包含 數(shù)據(jù)產(chǎn)生邏輯，該數(shù)據(jù)產(chǎn)生邏輯分別為所述多個(gè)寄存器提供一個(gè)或多 于一個(gè)數(shù)據(jù)輸入。
31. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述多個(gè)寄存器中的每個(gè) 能夠被下列信號(hào)中的一個(gè)信號(hào)驅(qū)動(dòng)(i) 一個(gè)或多于一個(gè)所述第一組合輸出信號(hào)；(ii) 提供給所述一個(gè)邏輯模塊的輸入信號(hào)；或(iii) 清零信號(hào)。
全文摘要
公開(kāi)了一種PLD，這種PLD通過(guò)提供比組合輸出更多的寄存輸出和/或可以驅(qū)動(dòng)多于一個(gè)寄存器的組合輸出使每個(gè)邏輯模塊具有更多觸發(fā)器。所述PLD包括排列在陣列中的多個(gè)邏輯陣列塊和互連所述陣列的所述陣列的所述邏輯陣列塊的多個(gè)邏輯陣列塊互連線。至少一個(gè)邏輯陣列塊包括至少一個(gè)邏輯模塊，所述邏輯模塊包括被配置為響應(yīng)提供給所述一個(gè)邏輯模塊的輸入產(chǎn)生第一組合輸出信號(hào)的第一組合元件；能夠被第一組合輸出信號(hào)驅(qū)動(dòng)的第一寄存器和能夠被第一組合輸出信號(hào)驅(qū)動(dòng)的第二寄存器。因此，所述邏輯模塊具有比組合輸出更多的寄存輸出和可以驅(qū)動(dòng)多于一個(gè)輸出寄存器的組合輸出。在替代實(shí)施例中，所述邏輯模塊可以具有被配置為響應(yīng)提供給所述一個(gè)邏輯模塊的輸入產(chǎn)生一個(gè)或多于一個(gè)組合輸出信號(hào)的一個(gè)或多于一個(gè)組合元件；和能夠被所述一個(gè)或多于一個(gè)組合輸出信號(hào)驅(qū)動(dòng)的多個(gè)寄存器。在這些替代實(shí)施例中，在所述一個(gè)邏輯模塊中寄存器的數(shù)量超過(guò)組合輸出信號(hào)的數(shù)量。
文檔編號(hào)H03K19/177GK101312346SQ20081009841
公開(kāi)日2008年11月26日 申請(qǐng)日期2008年5月26日 優(yōu)先權(quán)日2007年5月24日
發(fā)明者D·劉易斯 申請(qǐng)人:阿爾特拉公司