具有柵極氧化物層的finfet器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及半導(dǎo)體器件及其形成方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(1C)工業(yè)已經(jīng)經(jīng)歷了指數(shù)式增長。1C材料和設(shè)計的技術(shù)進步產(chǎn)生了多代1C，每一代都具有比前一代更小且更復(fù)雜的電路。在1C演進的過程中，功能密度(即，每芯片面積互連器件的數(shù)量)通常增加而幾何尺寸(即，可使用制造工藝制作的最小部件(或線))減小。這種比例縮小工藝通常通過增加制造效率并降低相關(guān)成本來提供優(yōu)勢。
[0003]這種比例縮小還增加了處理和制造1C的復(fù)雜度，并且對于將要實現(xiàn)的這些進步來說，需要1C處理和制造的類似發(fā)展。例如，已經(jīng)引入三維晶體管來替代平面晶體管。盡管現(xiàn)有的半導(dǎo)體器件及半導(dǎo)體器件的制造方法通常能夠滿足它們預(yù)期的目的，但不是在所有方面都令人滿意。例如，將三維納米結(jié)構(gòu)引入柵極溝道對半導(dǎo)體器件工藝發(fā)展提出了挑戰(zhàn)。期望在這個領(lǐng)域具有進步。
【發(fā)明內(nèi)容】
[0004]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體器件，所述器件包括:襯底；一個或多個鰭，每一個都包括形成在所述襯底上方的第一半導(dǎo)體層；氧化物層，形成為包圍所述一個或多個鰭中每一個的上部；以及柵極堆疊件，包括形成為包圍在所述氧化物上方的高K(HK)介電層和金屬柵(MG)電極，其中，所述第一半導(dǎo)體層包括娃鍺(SiGex)，并且其中，所述氧化物層包括娃鍺氧化物(SiGexOy)。
[0005]在該半導(dǎo)體器件中，所述一個或多個鰭中每一個的上部均包括所述第一半導(dǎo)體層，并且其中，所述氧化物層形成為包圍在所述第一半導(dǎo)體層上方。
[0006]在該半導(dǎo)體器件中，所述一個或多個鰭中的每一個均包括一個或多個突出部分，所述一個或多個突出部分包括的鍺(Ge)沿著鰭的側(cè)部從所述第一半導(dǎo)體層中的SiGex朝向所述襯底迀移，并且其中，所述一個或多個突出部分中每一個的深度在大約2.2nm至大約4.8nm的范圍內(nèi)。
[0007]在該半導(dǎo)體器件中，所述一個或多個鰭中的每一個都包括形成在所述第一半導(dǎo)體層上方的包含硅(Si)的第二半導(dǎo)體層，并且其中，所述一個或多個鰭中的每一個的上部均包括所述第二半導(dǎo)體層。
[0008]在該半導(dǎo)體器件中，所述一個或多個鰭的每一個均包括一個或多個突出部分，所述一個或多個突出部分包括的鍺(Ge)沿著鰭的側(cè)部從所述第一半導(dǎo)體層中的SiGex朝向所述第二半導(dǎo)體層中的Si迀移，并且其中，所述一個或多個突出部分中的每一個的深度在大約2.2nm至大約4.8nm的范圍內(nèi)。
[0009]在該半導(dǎo)體器件中，SiGex中的Ge濃度X在大約10%至大約100%的范圍內(nèi)。
[0010]在該半導(dǎo)體器件中，鰭表面處的Ge濃度比鰭中心處的Ge濃度至少大大約10%。
[0011]在該半導(dǎo)體器件中，SiGexOy中的Ge濃度x在所述氧化物層中具有梯度變化。
[0012]在該半導(dǎo)體器件中，Ge從所述一個或多個鰭中的每一個向?qū)?yīng)氧化物層的擴散深度在大約2nm至大約3nm的范圍內(nèi)。
[0013]在該半導(dǎo)體器件中，所述氧化物層的厚度在大約0.5nm至大約4nm的范圍內(nèi)。
[0014]該半導(dǎo)體器件還包括:隔離區(qū)域，形成在所述襯底上方以分離鰭；源極和漏極部件，形成所述襯底上方并通過所述柵極堆疊件分離；以及層間介電層，形成在所述源極/漏極部件上方并被所述柵極堆疊件分離。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種形成半導(dǎo)體器件的方法，所述方法包括:提供器件前體，所述器件前體包括:襯底；和一個或多個鰭，每一個都包括形成在所述襯底上方的一個或多個半導(dǎo)體層；在所述襯底上方形成的介電層中以及所述一個或多個鰭之間形成柵極溝槽；沉積氧化物層以包圍在所述柵極溝槽中所露出的所述一個或多個鰭的每一個的上部；對沉積的所述氧化物層執(zhí)行等離子體處理；以及形成包括高K(HK)介電層和金屬柵(MG)電極的柵極堆疊件以填充所述柵極溝槽。
[0016]在該方法中，沉積所述氧化物層包括在大約150°C至大約400°C的溫度范圍內(nèi)使用等離子體增強原子層沉積工藝。
[0017]在該方法中，所述等離子體增強原子層沉積工藝包括使用功率范圍在大約10W至大約30W內(nèi)的氧氣(02)等離子體，并且其中，在所述等離子體增強原子層沉積中使用的功率小于在所述等離子體處理中使用的功率。
[0018]在該方法中，執(zhí)行所述等離子體處理包括:使用流速在大約lOsccm至大約lOOOsccm范圍內(nèi)的氧氣(02)等離子體。
[0019]在該方法中，執(zhí)行所述等離子體處理包括:使用功率范圍在大約200W至大約600W內(nèi)的氧氣(02)等離子體。
[0020]在該方法中，執(zhí)行所述等離子體處理包括:在大約10秒至大約150秒的時間范圍和大約150°C至大約400°C的溫度范圍內(nèi)應(yīng)用02等離子體。
[0021]在該方法中，在同一沉積工具中原位地執(zhí)行沉積所述氧化物層和執(zhí)行所述等離子體處理。
[0022]根據(jù)本發(fā)明的另一方面，提供了一種形成半導(dǎo)體器件的方法，所述方法包括:在硅(Si)襯底上方外延生長硅鍺(SiGe)層；蝕刻所述SiGe層和所述Si襯底以形成一個或多個鰭和一個或多個隔離溝槽；在所述一個或多個隔離溝槽中形成一個或多個隔離部件；在所述襯底上方形成的介電層中形成柵極溝槽；沉積氧化物層以包圍所述柵極溝槽中暴露的所述一個或多個鰭的每一個的上部；對沉積的所述氧化物層執(zhí)行氧氣(02)等離子體處理；以及形成包括高K(HK)介電層和金屬柵(MG)電極的柵極堆疊件以填充所述柵極溝槽，其中，所述氧化物層包括硅鍺氧化物(SiGexOy)層。
[0023]在該方法中，沉積所述氧化物層包括:使用在大約150°C至大約400°C的溫度范圍內(nèi)執(zhí)行的低溫沉積。
【附圖說明】
[0024]當閱讀附圖時，根據(jù)以下詳細的描述來更好地理解本發(fā)明的各個方面。注意，根據(jù)工業(yè)的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。
[0025]圖1A和圖3A是示出根據(jù)本發(fā)明一些實施例的處于各個制造階段的P型金屬氧化物半導(dǎo)體(PMOS)FinFET器件的示意性側(cè)視圖。
[0026]圖1B、圖2和圖3B是根據(jù)本發(fā)明一些實施例的處于各個制造階段的沿著圖1A和圖3A的線A-A所截取的PMOS FinFET器件的截面圖。
[0027]圖4A和圖6A是示出根據(jù)本發(fā)明一些實施例的處于各個制造階段的N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件的示意性側(cè)視圖。
[0028]圖4B、圖5和圖6B是根據(jù)本發(fā)明一些實施例的處于各個制造階段的沿著圖4A和圖6A的線A-A所截取的NMOS FinFET器件的截面圖。
[0029]圖7是根據(jù)本發(fā)明的各個方面的用于制造PMOS FinFET器件和/或NMOS FinFET器件的示例性方法的流程圖。
【具體實施方式】
[0030]以下公開內(nèi)容提供了許多不同的用于實施本發(fā)明主題的不同特征的實施例或?qū)嵗?。以下描述部件和配置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件之間形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復(fù)參考標號和/或字母。這些重復(fù)是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結(jié)構(gòu)之間的關(guān)系。
[0031]此外，為了易于描述，可以使用空間相對術(shù)語(諸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述圖中所示一個元件或部件與另一個元件或部件的關(guān)系。除圖中所示的定向之外，空間相對術(shù)語還包括使用或操作過程中設(shè)備的不同定向。裝置可以以其他方式定向(旋轉(zhuǎn)90度或處于其他定向)，并且本文所使用的空間相對描述可因此進行類似的解釋。
[0032]本發(fā)明的目的在于但不限于鰭式場效應(yīng)晶體管(FinFET)器件。例如，F(xiàn)inFET器件可以是互補金屬氧化物半導(dǎo)體(CMOS)器件，包括P型金屬氧化物半導(dǎo)體(PMOS) FinFET器件和N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件。以下公開內(nèi)容將以FinFET為例來示出本發(fā)明的各個實施例。然而，應(yīng)該理解，除非明確說明，否則本發(fā)明不應(yīng)限于特定類型的器件。
[0033]圖1A-1B、圖2和圖3A-3B是示出根據(jù)本發(fā)明一些實施例的處于各個制造階段的PMOS FinFET器件前體100的示意性側(cè)視圖和/或?qū)?yīng)的截面圖。然而，應(yīng)該理解，除非明確說明，否則本發(fā)明不應(yīng)限于特定類型的器件。還應(yīng)該理解，可以在該方法之前、期間和之后提供附加步驟，并且對于方法的其他實施例來說可以替代或減少所描述的一些步驟。
[0034]參照圖1A-1B，可以提供PM0S器件前體100。器件前體100包括襯底102。在一些實施例中，襯底102可以為元素半導(dǎo)體，諸如晶體結(jié)構(gòu)的硅或鍺。襯底102還可以包括化合物半導(dǎo)體，諸如鍺化硅、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或它們的組合?？赡艿囊r底102還可以包括絕緣體上半導(dǎo)體襯底，諸如絕緣體上娃(SOI)、絕緣體上SiGe (SG0I)、絕緣體上鍺襯底。例如，可以使用注氧隔離(S頂0X)、晶圓接合和/或其他適當?shù)姆椒▉碇圃霺OI襯底。在本實施例中，襯底102包括體硅襯底。在一些實施例中，各種摻雜區(qū)域也可以包括在襯底102中。
[0035]仍然參照圖1A-1B，PM0S器件前體包括形成在襯底102上方的一個或多個鰭110。PM0S器件前體100中的每個鰭110都可以包括形成在襯底102上方的一個或多個半導(dǎo)體層104。在一些實施例中，半導(dǎo)體層104包括鍺(Ge)、硅(Si)、砷化鎵(GaAs)、硅鍺(SiGe)、磷砷化鎵(GaAsP)或其他適當?shù)牟牧?。在本實施例中，半?dǎo)體層104包括SiGex，其中Ge在SiGex層104中的濃度百分比x可以在大約10%至大約100%的范圍內(nèi)。半導(dǎo)體層104的厚度可以在大約10nm至大約80nm的范圍內(nèi)。
[0036]如圖1A-1B所示，