一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)的制作方法

本實用新型涉及芯片封裝技術(shù)領(lǐng)域，尤其涉及一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)。

背景技術(shù)：

傳統(tǒng)的芯片封裝過程中，IC產(chǎn)品可以通過多種不同的封裝方式，裝配于各種封裝結(jié)構(gòu)中。然后，將其裝入盒子或模塊中，形成最終的出廠產(chǎn)品。而隨著技術(shù)的不斷發(fā)展，市場對于IC產(chǎn)品的集成度和體積的要求越來越高。由此，基于新的多芯片封裝和模塊化技術(shù)的出現(xiàn)(MCP、MCM等)，使得單一模塊內(nèi)可以設(shè)置、集成更多的元器件。

而系統(tǒng)級封裝(SIP)是近來的最新技術(shù)，能夠?qū)⒍喾N不同的組件安裝到一個公共基底上，在單一芯片上集成多個功能模塊，并相互連接，發(fā)揮系統(tǒng)級功能。

但在現(xiàn)有的系統(tǒng)級封裝過程中，由于元器件的集成度很高，各個功能模塊之間需要進行復(fù)雜的布局設(shè)計，協(xié)調(diào)并避免元件之間可能存在的干擾。IC設(shè)計所需的時間較長，靈活性不足，導(dǎo)致產(chǎn)品的制造時間和成本較高。

因此，現(xiàn)有技術(shù)還有待發(fā)展。

技術(shù)實現(xiàn)要素：

鑒于上述現(xiàn)有技術(shù)的不足之處，本實用新型的目的在于提供一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)，旨在解決現(xiàn)有技術(shù)中系統(tǒng)級封裝設(shè)計靈活性不足，產(chǎn)品制造時間長，成本較高的問題。

為了達到上述目的，本實用新型采取了以下技術(shù)方案：

一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)，其中，所述立體堆疊裸片結(jié)構(gòu)包括：若干確優(yōu)芯片、金屬層、絕緣隔離層以及集成有若干不同電阻值的電阻和若干不同電容值的電容的電容電阻陣列；

所述電容電阻陣列及確優(yōu)芯片依次層疊設(shè)置，所述絕緣隔離層設(shè)置在電容電阻陣列與確優(yōu)芯片之間或兩個確優(yōu)芯片之間；

所述絕緣隔離層內(nèi)設(shè)置有蝕刻通孔，連接位于絕緣隔離層上方和下方的電容電阻陣列和/或確優(yōu)芯片；

所述金屬層上設(shè)置有預(yù)設(shè)的設(shè)計布局，其設(shè)置在兩層絕緣隔離層之間，通過蝕刻通孔與所述電容電阻陣列和/或確優(yōu)芯片連接。

所述的立體堆疊裸片結(jié)構(gòu)，其中，所述電容電阻陣列為一層，設(shè)置于所述立體堆疊裸片結(jié)構(gòu)的底層。

所述的立體堆疊裸片結(jié)構(gòu)，其中，所述電容電阻陣列上設(shè)置有若干連接端；通過選擇不同的連接端提供不同的電容值或者電阻值選項。

所述的立體堆疊裸片結(jié)構(gòu)，其中，所述立體堆疊裸片結(jié)構(gòu)還包括第一裸片層；

所述第一裸片層包括有源元件組成的陣列，所述第一裸片層層疊于絕緣隔離層設(shè)置。

所述的立體堆疊裸片結(jié)構(gòu)，其中，所述確優(yōu)芯片包括使用芯片尺寸封裝、針柵陣列、球柵陣列、四方扁平封裝的封裝形式封裝獲得的確優(yōu)芯片。

有益效果：本實用新型提供的一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)，將大容量電容、電阻或電感等元件獨立設(shè)置，成為立體堆疊裸片中的獨立的一層，在SIP過程中能夠簡化布局和提升抗干擾設(shè)計，有效的節(jié)省了空間，提高了性能。另外，上述獨立設(shè)置電容電阻陣列的封裝方法，能夠提供更好的IC設(shè)計靈活性和可靠性。

附圖說明

圖1為本實用新型具體實施例的立體堆疊裸片的結(jié)構(gòu)示意圖。

圖2為本實用新型具體實施例的電容電阻陣列的結(jié)構(gòu)示意圖。

圖3為本實用新型的系統(tǒng)級封裝的流程示意圖。

圖4為本實用新型另一具體實施例的立體堆疊裸片的結(jié)構(gòu)示意圖。

具體實施方式

本實用新型提供一種系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)。為使本實用新型的目的、技術(shù)方案及效果更加清楚、明確，以下參照附圖并舉實施例對本發(fā)明進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本實用新型，并不用于限定本實用新型。

如圖1所示，為本實用新型具體實施例的系統(tǒng)級封裝的立體堆疊裸片結(jié)構(gòu)。其中，所述立體堆疊裸片結(jié)構(gòu)包括：3個確優(yōu)芯片(KGD1、KGD2和KGD3)、金屬層M、絕緣隔離層P以及集成有若干不同電阻值的電阻和若干不同電容值的電容的電容電阻陣列RCA。

在本實施例中，所述確優(yōu)芯片(Know good Die)為3個。在實際應(yīng)用過程中，依據(jù)實際的情況，還可以是更多或者更少的確優(yōu)芯片，堆疊組成所述立體堆疊裸片結(jié)構(gòu)。

如圖1所示，所述電容電阻陣列RCA及確優(yōu)芯片KGD1、KGD2和KGD3依次層疊設(shè)置。所述絕緣隔離層P設(shè)置在電容電阻陣列與確優(yōu)芯片之間或兩個確優(yōu)芯片之間，隔離兩個不同的層。

所述絕緣隔離層內(nèi)設(shè)置有蝕刻通孔VIA。通過所述蝕刻通孔VIA連接位于絕緣隔離層P上方和下方的電容電阻陣列和/或確優(yōu)芯片。亦即，通過蝕刻通孔VIA連接由絕緣隔離層隔離的上下兩層。

所述金屬層M上設(shè)置有預(yù)設(shè)的設(shè)計布局(亦即金屬布線布局)，其設(shè)置在兩層絕緣隔離層之間，通過蝕刻通孔VIA與所述電容電阻陣列RCA和/或確優(yōu)芯片連接。

上述設(shè)置通過簡化布局和抗干擾設(shè)計及處理零件(如大電容，漏電阻器或電感)的方法，在SIP環(huán)境中堆棧IC裸片，以節(jié)省空間和提高性能。而且，電容電阻陣列RCA能夠提供更好的IC設(shè)計的靈活性和可靠性，節(jié)省裝配和制造的時間和成本。

具體的，所述電容電阻陣列RCA為一層，設(shè)置于所述立體堆疊裸片結(jié)構(gòu)的底層。

所述電容電阻陣列的結(jié)構(gòu)簡單，可以采用現(xiàn)有的，成本較低的芯片加工技術(shù)快速的制造(一般的，使用1U以上的低分辨率和不超過6個的掩膜步驟完成)。

在實際制造過程中，可以在基板上集成多種不同種類的元件，根據(jù)實際的需求選擇對應(yīng)的電阻值和電容值。使用現(xiàn)有合適的工具，提供自定義的可編程金屬連接布局(依據(jù)用戶或者實際情況的需要)。

這樣的電容電阻陣列，可以包含幾乎全部需要的電容和電阻值，使用的加工技術(shù)簡單，提供多種不同組合的電容、電阻選項，內(nèi)置到相對較小的裸片上，具有非常低的成本。其總體開發(fā)結(jié)構(gòu)簡單，處理成本低，布局方法靈活。

在本實用新型的具體實施例中，如圖2所示，所述電容電阻陣列上集成有多個電容C和電阻R，并設(shè)置有若干連接端10。在實際裝配過程中，可以通過選擇不同的連接端10提供不同的電容值或者電阻值選項，實現(xiàn)所需的功能。

較佳的是，在需要進一步小型化和/或提升系統(tǒng)性能時，還可以進一步使用與上述電阻電容陣列類似的結(jié)構(gòu)來開發(fā)其他的元件。例如，所述立體堆疊裸片結(jié)構(gòu)還包括第一裸片層DIE1。

所述第一裸片層DIE1包括：有源元件組成的陣列或者其他采用不同技術(shù)或者封裝結(jié)構(gòu)生產(chǎn)加工的IC，與其余的KGD和電阻電容陣列RCA一起，作為單獨的一層，堆棧到SIP中。相類似的，所述第一裸片層DIE1也層疊設(shè)置，通過絕緣隔離層P與另一層結(jié)構(gòu)隔離。

例如，如圖4所示，在一具體實施例中，可以將確優(yōu)芯片KGD1，KGD2，KGD3和RCA1可以堆棧到一個立體堆疊裸片中。而KGD4，KDG5，KGD6及第一裸片層DIE1可以堆棧到另一個立體堆疊裸片中，并將其將組裝在一起成為一個SIP。

更具體的，所述確優(yōu)芯片KGD包括：使用芯片尺寸封裝(CSP)、針柵陣列(PGA)、球柵陣列(BGA)、四方扁平封裝(QFP)的封裝形式封裝獲得的確優(yōu)芯片KGD。

如圖3所示，為應(yīng)用上述立體堆疊裸片結(jié)構(gòu)的系統(tǒng)級封裝過程。其具體包括：將封裝類型1，封裝類型2以及封裝類型3裝入MCM和MCP中。另外，KGD1、KGD2以及KGD3和電容電阻陣列RCA堆疊在一起，形成所述立體堆疊裸片。

然后將MCP、MCM以及立體堆疊裸片組裝在系統(tǒng)級封裝(SIP)單元中，并將IC芯片和其他雜項的分立元件(例如有源器件)一起組裝到PCB上，并將所有器件裝入盒內(nèi)形成最終產(chǎn)品。

可以理解的是，對本領(lǐng)域普通技術(shù)人員來說，可以根據(jù)本實用新型的技術(shù)方案及本實用新型構(gòu)思加以等同替換或改變，而所有這些改變或替換都應(yīng)屬于本實用新型所附的權(quán)利要求的保護范圍。