用于高密度電感器的薄膜結(jié)構(gòu)和晶片級(jí)封裝中的重分布的制作方法

用于高密度電感器的薄膜結(jié)構(gòu)和晶片級(jí)封裝中的重分布的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了包括晶片襯底和金屬堆疊籽晶層的封裝。金屬堆疊籽晶層包括鈦薄膜外層。提供與金屬堆疊籽晶層的鈦薄膜外層接觸的抗蝕劑層，該抗蝕劑層形成電路。進(jìn)一步公開(kāi)了用于制造封裝的方法。形成具有鈦薄膜外層的金屬堆疊籽晶層。形成抗蝕劑層從而與金屬堆疊籽晶層的鈦薄膜外層接觸，并且由抗蝕劑層形成電路。
【專(zhuān)利說(shuō)明】用于高密度電感器的薄膜結(jié)構(gòu)和晶片級(jí)封裝中的重分布
[0001]本申請(qǐng)要求于2011年8月11日提交的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)序列號(hào)US61/522，628的優(yōu)先權(quán)，將其全部?jī)?nèi)容通過(guò)弓I用結(jié)合于此。
[0002]本申請(qǐng)包括受版權(quán)保護(hù)的材料。版權(quán)擁有者不反對(duì)任何人拓制如在專(zhuān)利和商標(biāo)局文件或記錄中出現(xiàn)的本公開(kāi)，但除此之外無(wú)論如何將保留所有版權(quán)權(quán)利。
【技術(shù)領(lǐng)域】
[0003]本公開(kāi)一般涉及用于半導(dǎo)體器件的結(jié)構(gòu)和方法，并且更特別地涉及用于電子晶片級(jí)芯片規(guī)模封裝(electronic wafer-level chip-scale packaging)與倒裝芯片封裝(flip-chip packaging)和裝配的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0004]在晶片級(jí)封裝中，使用各種金屬沉積、平版印刷和金屬蝕刻方法將電路附加地形成于晶片。該電路可以為單獨(dú)的電路功能提供電連續(xù)性，并也可以提供無(wú)源器件結(jié)構(gòu)(passive device structures)例如電感器和天線。
[0005]重分布(重新布線，RDL)是在晶片級(jí)封裝中利用的、用于在器件上除原焊墊之外位置的凸點(diǎn)互連的定位上提供靈活性(flexibility)的電路類(lèi)型。例如,在圖1中圖示RDL應(yīng)用的典型電路圖案，其中用金屬導(dǎo)體RDL線140連接原焊墊位置120和最終焊墊位置100。用160指示沿RDL線140和電感器電路180的在線之間的間隔。通過(guò)重定位焊墊，可以在較低成本的印刷電路板上并用更普通的大規(guī)模生產(chǎn)裝配設(shè)備來(lái)裝配小片(die)。在重分布和其他類(lèi)型的電路中希望較小的幾何形狀從而在最終裝配中實(shí)現(xiàn)小型化和較小機(jī)械外殼。
[0006]電路放置在芯片/器件上，同時(shí)它們?nèi)砸跃问嚼秒婂兎椒ɑ蛭锢須庀喑练e(PVD或?yàn)R射)。在隨后的沉積、平版印刷和蝕刻處理期間形成的電路線的寬度在寬度上通常是10到20微米，并且線路之間間隔通常是10-20微米。
[0007]通過(guò)電鍍應(yīng)用電路是緩慢且昂貴的方法，并需要若干步驟，包括將約.1到I微米厚的籽晶層(seed layer)應(yīng)用(其被最終電鍍)至厚度取決于應(yīng)用通常為5微米至10微米的較厚金屬產(chǎn)生電路線和電路間隔的初始的PVD步驟。圖2圖示使用電鍍法用于形成電路RDL結(jié)構(gòu)210的示例性方法。在方法步驟201中示出進(jìn)入的晶片。在202中示出由第一電介質(zhì)沉積和圖案化步驟產(chǎn)生的結(jié)構(gòu)。接下來(lái)，沉積濺射的籽晶層。在203中示出由濺射的籽晶層沉積產(chǎn)生的結(jié)構(gòu)。在204中圖示鍍覆抗蝕劑沉積和圖案化步驟。RDL銅電鍍步驟產(chǎn)生在205中圖示的結(jié)構(gòu)。然后除去抗蝕劑并且蝕刻籽晶層，產(chǎn)生在206中示出的結(jié)構(gòu)。然后進(jìn)行第二電介質(zhì)沉積和圖案化步驟，產(chǎn)生在207中示出的結(jié)構(gòu)。然后進(jìn)行凸點(diǎn)下金屬處理步驟，產(chǎn)生在208中示出的結(jié)構(gòu)。隨后附裝金屬球，產(chǎn)生在209中圖示的結(jié)構(gòu)。因?yàn)樵诠庵驴刮g劑通道中形成鍍覆并然后以最小側(cè)壁不均勻度蝕刻掉初始籽晶層，所以可能實(shí)現(xiàn)低于10微米的高分辨率的電路間隔(circuit space)。然而由于光致抗蝕劑分辨率,實(shí)現(xiàn)低于10微米的高分辨率的電路線更有挑戰(zhàn)。
[0008]通過(guò)濺射或PVD應(yīng)用電路是更低成本、更快速的方法，因?yàn)槠洳恍枰坞婂儾襟E并且在具有I到2微米的典型厚度的原籽晶層中形成線路和間隔。圖3圖示使用PVD法用于形成具有典型金屬堆疊結(jié)構(gòu)320的RDL電路線310的示例性方法。參考在301中示出的結(jié)構(gòu)，涂覆第一介電層(“聚合物1”)，并且曝光、顯影且固化晶片。在由在302中示出的結(jié)構(gòu)圖示的隨后步驟中，用鋁、鎳釩和銅圖案濺射金屬重分布籽晶層并蝕刻從而形成重分布和電感器延展件(runner)。在由303圖示的隨后步驟中，涂覆第二介電層(“聚合物2”)，并且曝光、顯影并固化晶片。隨后附裝金屬球，如在304中圖示。由于在用于高產(chǎn)量的蝕刻方法期間需要光致抗蝕劑與籽晶層的適當(dāng)粘附力，因此由PVD形成的電路限于10-20微米線路和間隔。

【發(fā)明內(nèi)容】

[0009]本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式針對(duì)使得能夠形成用于在具有增加產(chǎn)量的晶片級(jí)和倒裝芯片封裝中利用的電感器、天線、轉(zhuǎn)子、線圈結(jié)構(gòu)、MEM結(jié)構(gòu)和重分布(RDL)的高密度電路。
[0010]在一個(gè)實(shí)施方式中，本發(fā)明提供包括晶片襯底和金屬堆疊籽晶層的封裝。金屬堆疊籽晶層包括鈦薄膜外層。提供與金屬堆疊籽晶層的鈦薄膜外層接觸的抗蝕劑層，該抗蝕劑層形成電路。
[0011]在一個(gè)實(shí)施方式中，本發(fā)明提供用于制造封裝的方法。形成具有鈦薄膜外層的金屬堆疊籽晶層。形成抗蝕劑層以使得與金屬堆疊籽晶層的鈦薄膜外層接觸，并且由抗蝕劑層形成電路。
[0012]本發(fā)明在一個(gè)實(shí)施方式中提供用于高密度形成電路的金屬堆疊結(jié)構(gòu)，其利用鈦金屬作為金屬堆疊的頂層從而在隨后的光致抗蝕劑和聚合物涂覆操作期間促進(jìn)粘附，并促進(jìn)用于電感器、天線、轉(zhuǎn)子、線圈結(jié)構(gòu)、MEM結(jié)構(gòu)和重分布應(yīng)用的晶片級(jí)封裝的長(zhǎng)期可靠性。在此描述的方法可以用來(lái)構(gòu)造各種成形的復(fù)雜互連結(jié)構(gòu)，包括但不限于圓形、矩形、八角形等。當(dāng)形成用于在同一封裝中堆疊多小片(stacking multiple die)或分立小片(discretedie)的插入件(interposers)和3D結(jié)構(gòu)時(shí)，本文描述的方法可以提供高產(chǎn)量。當(dāng)在形成其中晶片級(jí)封裝嵌入印刷電路、模塊、封裝襯底或柔性電路中的用于無(wú)風(fēng)扇的嵌入式小片結(jié)構(gòu)或其他多小片、多分立3D封裝時(shí)，本文描述的方法可以提供高產(chǎn)量。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]由隨后的在附圖中圖示的優(yōu)選實(shí)施方式的更加特別描述，本發(fā)明的前述和其他目標(biāo)、特征和優(yōu)點(diǎn)將變得明顯，在附圖中標(biāo)記字符貫穿各圖指代相同部件。附圖不必需按比例繪制，而是將重點(diǎn)放在圖示本發(fā)明的原理上。
[0014]圖1圖示RDL應(yīng)用的典型電路圖案，其中用金屬導(dǎo)體RDL線連接原焊墊位置120和最終焊墊位置100。沿RDL線140和電感器電路180的在線之間的間隔標(biāo)示為160。
[0015]圖2圖示由電鍍法形成的RDL電路結(jié)構(gòu)210。
[0016]圖3圖示用于形成具有典型金屬堆疊結(jié)構(gòu)320的RDL電路線310的PVD薄膜法。
[0017]圖4圖示根據(jù)本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式的具有電路延展件410的電路結(jié)構(gòu)薄膜法的實(shí)施方式，該電路延展件410具有鈦激活(titanium enabled)的金屬堆疊結(jié)構(gòu)420。
[0018]圖5圖示根據(jù)本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式的具有鍍銅RDL結(jié)構(gòu)510的電路結(jié)構(gòu)薄膜法的實(shí)施方式，該鍍銅RDL結(jié)構(gòu)510具有鈦激活的金屬堆疊結(jié)構(gòu)520。
[0019]圖6圖示根據(jù)本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式具有晶片級(jí)電路610、具有鈦的金屬堆疊620、在印刷電路襯底650內(nèi)的嵌入式小片630以及典型通孔640的嵌入式小片封裝。
【具體實(shí)施方式】
[0020]本公開(kāi)的一個(gè)或多個(gè)實(shí)施例針對(duì)以用于晶片級(jí)封裝的更快且更薄的PVD法在附加的電路上實(shí)現(xiàn)高產(chǎn)量的改善的可靠且可制造的方法。在一個(gè)或多個(gè)實(shí)施方式中，改善的方法提供通過(guò)在包括籽晶層的金屬堆疊上使用鈦薄膜粘合層顯著簡(jiǎn)化制造流程并降低制造成本的手段。該鈦膜與電路一起保持在最終產(chǎn)品中，并且通常地具有約250埃的厚度，但可以根據(jù)應(yīng)用具有各種厚度。
[0021]現(xiàn)在參考圖4,在一個(gè)實(shí)施方式中，公開(kāi)根據(jù)本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式的用于形成具有鈦激活的金屬堆疊結(jié)構(gòu)420的RDL電路延展件410的方法。由結(jié)構(gòu)401圖示的方法包括涂覆第一介電層(聚合物I)、曝光、顯影并固化的操作。由在402中示出的結(jié)構(gòu)圖示的隨后方法包括用鋁、鎳釩、銅和鈦濺射金屬重分布籽晶層，和隨后圖案化并蝕刻以形成再分配和電感器延展件的操作。在一個(gè)或多個(gè)實(shí)施方式中，用于籽晶層的鈦激活的金屬堆疊結(jié)構(gòu)420包括以下堆疊層:約10，000埃的鋁、約3，450埃的鎳釩、約8，350埃的銅和約250埃的鈦。關(guān)于鈦層，約100埃至約1500埃的薄膜是可能的，其中對(duì)于層的目標(biāo)是盡可能薄，同時(shí)提供在此討論的粘合促進(jìn)和可靠性功能性。由圖4的結(jié)構(gòu)403圖示的方法包括涂覆第二介電層(“聚合物2”)、曝光、顯影并固化的操作。由結(jié)構(gòu)404圖示的方法包括附裝接觸球的操作。
[0022]圖5示出一個(gè)實(shí)施方式其中將與上文討論相似的鈦激活的金屬堆疊結(jié)構(gòu)520在用于形成鍍銅RDL結(jié)構(gòu)510的方法中使用。在該方面中，可以在RDL銅電鍍步驟505期間形成鈦激活的金屬堆疊結(jié)構(gòu)520。在509中圖示完整結(jié)構(gòu)的實(shí)例。
[0023]圖6圖示根據(jù)本公開(kāi)的實(shí)施方式的具有晶片級(jí)重分布電路的嵌入式小片封裝。晶片級(jí)重分布電路610具有根據(jù)本公開(kāi)的一個(gè)或多個(gè)實(shí)施方式形成的具有鈦的金屬堆疊620、在印刷電路襯底650內(nèi)的嵌入式小片630以及典型通孔640。
[0024]因?yàn)樵趯?shí)施方式中該結(jié)構(gòu)利用鈦?zhàn)鳛榍『绵徑庸庵驴刮g劑的粘合促進(jìn)劑，并因?yàn)殁佋陔S后蝕刻處理和聚合物涂覆處理期間具有優(yōu)異的粘附力，對(duì)于I微米至10微米之間線路和間隔的幾何排列(geometries)，本文描述的方法使得PVD方法能夠?qū)崿F(xiàn)對(duì)于線路和間隔的高產(chǎn)量。也預(yù)期本文描述的方法使得能夠?qū)崿F(xiàn)低于I微米線路和間隔的高產(chǎn)量。
[0025]根據(jù)一個(gè)或多個(gè)實(shí)施方式，為高密度形成電路提供新的金屬堆疊結(jié)構(gòu)，該電路利用鈦金屬作為金屬堆疊的頂層從而在隨后光致抗蝕劑和聚合物涂覆操作期間促進(jìn)粘合，并促進(jìn)用于電感器、天線、轉(zhuǎn)子、線圈結(jié)構(gòu)、MEM結(jié)構(gòu)和重分布應(yīng)用的晶片級(jí)封裝的長(zhǎng)期可靠性。
[0026]根據(jù)一個(gè)或多個(gè)實(shí)施方式，本文描述的方法可以構(gòu)造各種成形的復(fù)雜互連結(jié)構(gòu)，包括但不限于圓形、矩形、八角形等。根據(jù)一個(gè)或多個(gè)實(shí)施方式，當(dāng)形成天線結(jié)構(gòu)、線圈結(jié)構(gòu)、MEM結(jié)構(gòu)、電感器結(jié)構(gòu)和轉(zhuǎn)子結(jié)構(gòu)時(shí)，本文描述的方法可以提供高產(chǎn)量。根據(jù)一個(gè)或多個(gè)實(shí)施方式，當(dāng)在相同封裝中形成用于堆疊式多小片或分立式小片的插入件和3D結(jié)構(gòu)時(shí)，本文描述的方法可以提供高產(chǎn)量。[0027]根據(jù)一個(gè)或多個(gè)實(shí)施方式，當(dāng)在形成用于無(wú)風(fēng)扇的嵌入式小片結(jié)構(gòu)和其他多小片、多分立3D封裝時(shí)，其中晶片級(jí)封裝嵌入印刷電路、模塊、封裝襯底或柔性電路中，本文描述的方法可以提供高產(chǎn)量。
[0028]上面實(shí)施方式和優(yōu)選是本發(fā)明的說(shuō)明。其不必需也不意在為本發(fā)明概述或限定每個(gè)可能的組合或?qū)嵤┓绞?。本發(fā)明人公開(kāi)充足信息從而容許本領(lǐng)域技術(shù)人員實(shí)踐本發(fā)明的至少一個(gè)實(shí)施方式。上文描述和附圖僅是本發(fā)明的說(shuō)明，并且可能改變部件、結(jié)構(gòu)和過(guò)程而不背離如在隨附權(quán)利要求中限定的本發(fā)明保護(hù)范圍。例如，可以以不同順序?qū)嵺`在上文和/或在隨附權(quán)利要求中以特定順序描述的元件(元素)和/或步驟而不背離本發(fā)明。因此盡管已參考其實(shí)施方式特別示出并描述本發(fā)明，但本領(lǐng)域技術(shù)人員理解可以在其中進(jìn)行形式和細(xì)節(jié)上的各種改變而不背離本發(fā)明的精神和保護(hù)范圍。
【權(quán)利要求】
1.一種封裝，包括: 晶片襯底； 包括鈦薄膜外層的金屬堆疊籽晶層；以及 與所述金屬堆疊籽晶層的所述鈦薄膜外層接觸的抗蝕劑層，所述抗蝕劑層形成電路。
2.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括晶片級(jí)重分布。
3.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)電感器。
4.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)天線。
5.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括倒裝芯片封裝。
6.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)互連結(jié)構(gòu)。
7.根據(jù)權(quán)利要求6所述的封裝，其中，所述互連結(jié)構(gòu)具有是圓形、矩形或八角形的形狀。
8.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)線圈結(jié)構(gòu)。
9.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)MEM結(jié)構(gòu)。
10.根據(jù)權(quán)利要求1 所述的封裝，其中，所述電路包括一個(gè)或多個(gè)轉(zhuǎn)子結(jié)構(gòu)。
11.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括用于在同一封裝中堆疊多小片或分立小片的一個(gè)或多個(gè)插入件。
12.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括用于在同一封裝中堆疊多小片或分立小片的一個(gè)或多個(gè)3D結(jié)構(gòu)。
13.根據(jù)權(quán)利要求1所述的封裝，其中，所述電路包括一個(gè)或多個(gè)嵌入式小片結(jié)構(gòu)。
14.根據(jù)權(quán)利要求13所述的封裝，其中，所述嵌入式小片結(jié)構(gòu)包括多小片、多分立3D封裝，其中晶片級(jí)封裝嵌入印刷電路、模塊、封裝襯底或柔性電路中。
15.根據(jù)權(quán)利要求1所述的封裝，其中所述鈦薄膜外層具有在100埃和1500埃之間的厚度。
16.根據(jù)權(quán)利要求1所述的封裝，其中，所述鈦薄膜外層具有250埃的厚度。
17.根據(jù)權(quán)利要求1所述的封裝，其中，所述金屬堆疊籽晶層包括鋁層、鎳釩層、銅層和所述鈦薄膜外層。
18.一種用于制造封裝的方法，包括: 形成具有鈦薄膜外層的金屬堆疊籽晶層； 形成抗蝕劑層從而與所述金屬堆疊籽晶層的所述鈦薄膜外層接觸；以及 由所述抗蝕劑層形成電路。
19.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，形成抗蝕劑層的所述步驟包括由物理氣相沉積形成抗蝕劑層。
20.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，由所述抗蝕劑層形成電路的所述步驟包括: 使所述抗蝕劑層圖案化；以及 蝕刻所述抗蝕劑層以形成電路。
21.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括晶片級(jí)重分布。
22.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)電感器。
23.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)天線。
24.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述封裝包括倒裝芯片封裝。
25.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)互連結(jié)構(gòu)。
26.根據(jù)權(quán)利要求25所述的用于制造封裝的方法，其中，所述互連結(jié)構(gòu)具有是圓形、矩形或八角形的形狀。
27.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)線圈結(jié)構(gòu)。
28.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)MEM結(jié)構(gòu)。
29.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)轉(zhuǎn)子結(jié)構(gòu)。
30.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括用于在同一封裝中堆疊多小片或分立小片的一個(gè)或多個(gè)插入件。
31.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括用于在同一封裝中堆疊多小片或分 立小片的一個(gè)或多個(gè)3D結(jié)構(gòu)。
32.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述電路包括一個(gè)或多個(gè)嵌入式小片結(jié)構(gòu)。
33.根據(jù)權(quán)利要求32所述的用于制造封裝的方法，其中，所述嵌入式小片結(jié)構(gòu)包括多小片、多分立3D封裝，其中晶片級(jí)封裝嵌入印刷電路、模塊、封裝襯底或柔性電路中。
34.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述鈦薄膜外層形成為厚度在100埃和1500埃之間。
35.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，所述鈦薄膜外形成為厚度是250 埃。
36.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，其中，形成金屬堆疊籽晶層的所述步驟包括濺射鋁、鎳釩、銅和所述鈦薄膜外層。
37.根據(jù)權(quán)利要求18所述的用于制造封裝的方法，進(jìn)一步包括附裝接觸球的步驟。
【文檔編號(hào)】H01L25/16GK103718292SQ201280038455
【公開(kāi)日】2014年4月9日 申請(qǐng)日期:2012年8月10日 優(yōu)先權(quán)日:2011年8月11日
【發(fā)明者】羅伯特·福西爾, 道格拉斯·斯科特 申請(qǐng)人:弗利普芯片國(guó)際有限公司