專利名稱：一種制備極短柵長體硅圍柵MOSFETs的方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子納米尺度互補(bǔ)金屬氧化物半導(dǎo)體器件(CM0Q及極大規(guī)模集成 技術(shù)領(lǐng)域，特別是指一種用于制備極短柵長體硅圍柵金屬半導(dǎo)體場效應(yīng)晶體管(MOSFETs) 的方法。
背景技術(shù)：
納米CMOS器件繼續(xù)按照Moore定律向前發(fā)展，持續(xù)縮小平面體硅器件尺寸遇到了 嚴(yán)峻的挑戰(zhàn)，各種新結(jié)構(gòu)器件應(yīng)運(yùn)而生，器件的柵結(jié)構(gòu)從最初的單柵發(fā)展到雙柵、三柵，到 完全包圍溝道的圍繞柵結(jié)構(gòu)，柵控能力和抑制短溝道效應(yīng)的能力隨著柵的數(shù)目的增多而不 斷增強(qiáng)。具有包圍溝道結(jié)構(gòu)和準(zhǔn)彈道輸運(yùn)特征的納米線圍柵MOSFET由于有很強(qiáng)的柵控能 力和縮小尺寸的能力而成為集成電路技術(shù)發(fā)展預(yù)測路線圖22nm及其以下技術(shù)節(jié)點(diǎn)的有力 競爭者。目前國內(nèi)外有初步研究成功制備了納米線圍柵MOSFET的報(bào)道，表明圍柵納米線 結(jié)構(gòu)有近乎完美的抑制短溝道效應(yīng)的能力、優(yōu)異的驅(qū)動(dòng)性能和關(guān)態(tài)特性。由于SOI襯底存 在天然的BOX氧化層作為犧牲層，制備圍柵結(jié)構(gòu)更為容易，因此還是以SOI襯底為主。但是 采用體硅襯底相對SOI襯底有非常明顯的優(yōu)勢一 )消除了 SOI襯底存在自加熱效應(yīng)和浮體效應(yīng)；二)避免了復(fù)雜的源漏工程以降低源漏寄生電阻；三)普通體硅襯底的價(jià)格較SOI圓片要便宜許多；四)與傳統(tǒng)體硅工藝完全兼容。在體硅上制備圍柵器件主要的困難在于形成犧牲層，迄今為止，為數(shù)不多的報(bào)道 的采用體硅襯底的制備方法或需要復(fù)雜且昂貴的外延SiGe作為犧牲層的大馬士革假柵工 藝，或直接各向同性刻蝕Si而造成對襯底的污染，另外還無可避免地造成了大的寄生電容 電阻，這些都存在明顯的缺點(diǎn)和進(jìn)一步縮小尺寸的局限性。制備體硅圍柵納米線M0SFET，還有很多的問題要解決。在選擇具體實(shí)施方案時(shí)首 先要考慮很多因素，比如(1)與CMOS工藝的兼容性要好，應(yīng)盡量避免造成工藝的不確定性和增加工藝難度；(2)工藝的簡化，可靠性和可重復(fù)性。工藝的簡化對于提高成品率至關(guān)重要，要降 低線邊緣粗糙度、膜厚的非均勻性，盡可能地減小工藝浮動(dòng)對器件性能的影響；(3)進(jìn)一步縮小尺寸的能力。工藝中最小特征尺寸應(yīng)當(dāng)直接是柵長，而不應(yīng)轉(zhuǎn)移到其他結(jié)構(gòu)參數(shù)，盡可能地輔 助采用其他非光刻方法進(jìn)一步縮小光刻決定的最小柵長，降低光刻的難度。因此有必要尋 找新的、易于集成到CMOS工藝中去的體硅納米線圍繞柵MOSFETs的制備方法。
發(fā)明內(nèi)容
本發(fā)明目的在于提供一種易于集成的、與CMOS工藝兼容性好的極短柵長體硅圍柵MOSFETs的制備方法。為了實(shí)現(xiàn)上述目的，本發(fā)明的主要步驟為1)雙阱工藝，推阱2)局部氧化(LOCOS)隔離或淺槽(STI)隔離；3)墊積緩沖SW2氧化層/SiN/氧化物三層介質(zhì)層；4)正性電子束曝光并刻蝕凹槽；5)負(fù)性電子束曝光在凹槽內(nèi)刻蝕fin島；6)各向同性墊積緩沖SiO2氧化層和SiN薄膜并對其各向異性刻蝕形成側(cè)墻；7)各向同性刻蝕Si;8)第一步氧化；9)各向異性刻蝕SiN;10)第二步氧化；11)各向異性刻蝕SiN;12)第三步氧化；13)各向同性刻蝕SW2釋放Si納米線；14)淀積柵介質(zhì)15)淀積柵電極材料16)刻蝕柵電極；17)第一步源漏延伸區(qū)淺注入；18)各向同性墊積SiN并各向異性刻蝕形成側(cè)墻；19)源漏深注入；20)形成硅化物；21)金屬化。步驟1中的N阱注入采用+P31，P阱注入采用+B11，阱深1-2微米。步驟2中的局部氧化隔離或淺槽隔離中，隔離層厚度為4000至6000人。步驟3中淀積緩沖SW2氧化層的厚度25-50nm，墊積SiN厚度40_80nm，TEOS或 LTO 的厚度 200-400nm。步驟4中正性電子束曝光采用正性電子束光刻膠。陡直凹槽的刻蝕采用氟基反應(yīng) 離子刻蝕。步驟5中在凹槽內(nèi)電子束曝光采用負(fù)性電子束光刻膠。fin島的刻蝕采用氯基反 應(yīng)離子刻蝕。步驟6中淀積的緩沖SW2氧化層厚度5-15nm和SiN厚度30-70nm并刻蝕形成側(cè)
掉 丄回ο步驟7中各向同性刻蝕Si深度為30-70nm。步驟8中第一步氧化的厚度50_90nm。步驟9中各向異性刻蝕SiN的厚度10-50nm。步驟10中第二步氧化的厚度20_80nm。步驟11中各向異性刻蝕SiN的厚度60-120nm。步驟12中第三步氧化的厚度20-80nm。
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步驟13中釋放納米線采用各向同性腐蝕Si02。步驟14中柵介質(zhì)的等效氧化層厚度為6至30人，柵介質(zhì)可以是Si0N、Hf0N、HfA10、 HfAlON, HfTaO, HfTaON, HfSiO、HfSiON、HfLaO和HfLaON，柵介質(zhì)層可通過低壓化學(xué)氣相沉 積、物理氣相淀積、金屬有機(jī)化學(xué)氣相沉積或者原子層淀積形成。步驟15中柵電極材料可以是多晶硅和金屬柵材料(如難熔金屬W、Ti、Ta、Mo或 金屬氮化物TiN、TaN、HfN、MoN等)，柵電極材料可采用低壓化學(xué)氣相淀積，金屬有機(jī)化學(xué)氣 相沉積或者原子層淀積形成，厚度為1000至2000 A。步驟16中柵圖形采用負(fù)性膠電子束光刻和氯基反應(yīng)離子刻蝕形成。步驟17中源漏延伸區(qū)注入采用低能注入。步驟18中各向同性淀積SiN并各向異性刻蝕形成側(cè)墻的厚度為10-50nm。步驟19中源漏注入nMOSFET采用As注入，pMOSFET采BF2注入。步驟20中硅化物采用NiSi或其他金屬硅化物，濺射金屬如Ni后，采用兩部步快 速熱退火形成。步驟21中金屬化采用多層金屬Ti/TiN//Al_Si/TiN，光刻后刻蝕形成引線接觸， 然后合金。本發(fā)明利用LPCVD SiN作為側(cè)墻和氧化掩蔽模，在體硅上實(shí)現(xiàn)局域氧化層作為犧 牲層的方法形成懸浮的納米線結(jié)構(gòu)。采用氧化的方法容易控制，工藝重復(fù)性好，采用側(cè)墻限 制形成柵技術(shù)在一定的光刻能力下能在進(jìn)一步縮短柵長的同時(shí)能大大降低寄生電容，通過 TCAD模擬和結(jié)合實(shí)際工藝條件仔細(xì)優(yōu)化結(jié)構(gòu)參數(shù)，調(diào)整工藝參數(shù)，可以大大增強(qiáng)縮短器件 尺寸的能力。
圖l(a)_(h)給出了本方法的懸浮納米線的制備步驟(為半邊結(jié)構(gòu)示意圖，為看得 更清楚另外對稱的半邊未畫出)；其中(a)為墊積預(yù)氧/SiN/TEOS三層介質(zhì)層；(b)為正性 電子束曝光并刻蝕凹槽；(c)為負(fù)性電子束曝光在凹槽內(nèi)刻蝕形成fin島；(d)為各向同性 墊積Si02/SiN疊層；(e)為各向異性刻蝕形成側(cè)墻；(f)為氧化形成局域SOI結(jié)構(gòu)示意圖； (g)為各向異性刻蝕去除fin島兩側(cè)的側(cè)墻；(h)為應(yīng)力自限制氧化后剖面示意圖；圖1 (a)-(h)中相同標(biāo)號表示相同的部件101氧化物(硅酸四乙酯TEOS或低溫墊積氧化物L(fēng)T0)102介質(zhì)層SiN介質(zhì)層103緩沖SW2氧化層104Si襯底105Si fin 島106SiN 側(cè)墻107隔離SiA氧化層108Si納米線圖2給出了最后形成的納米線圍柵MOSFETs的總體結(jié)構(gòu)，其中圖2 (a)為包含柵電 極和側(cè)墻的整體結(jié)構(gòu)示意圖；圖2(b)為略去柵電極和側(cè)墻的內(nèi)部結(jié)構(gòu)示意圖；圖2(a)_(b)中相同標(biāo)號表示相同的部件201SiN側(cè)墻202緩沖SW2氧化層203凹槽內(nèi)SiN側(cè)墻204源區(qū)205隔離SiR氧化層206Si襯底
207柵電極材料209源延伸區(qū)
208漏區(qū) 210Si納米線211漏延伸區(qū)
具體實(shí)施例方式實(shí)施例1)雙阱工藝和推進(jìn)N+阱注入Si襯底(104)采用P31+，能量為110_150KeV，劑量為 (1-2) el3，P+阱注Si襯底(104)采用B11+，能量為110_150KeV，劑量為(l_2)e13;并推進(jìn)， 阱深1-2微米；2)等平面局部氧化(LOCOS)隔離，長場氧1000°C，3000-5000 A;或淺溝槽隔離 (STI)；3)如圖 1(a)所示，CVD 墊積緩沖 SW2 氧化層(103) 15nm/SiN(102) 50nm/ TE0S(101)300nm三層介質(zhì)層；4)如圖1(b)所示，采用正性電子束曝光并刻蝕陡直的寬度為120nm的TEOS凹槽；5)如圖1 (c)所示，采用SAL601負(fù)性電子束曝光在TEOS凹槽內(nèi)分兩步分別刻蝕 SiN/緩沖SiA氧化層和陡直的高度為IOOnm的fin島(105)；6)如圖1 (d)所示，各向同性墊積緩沖氧化層15nm和SiN薄膜35nm ；如圖1 (e)所 示，對其各向異性刻蝕形成側(cè)墻(106)；7)各向同性刻蝕Si 50nm;8)第一步氧化，溫度1000°C，氧化厚度70nm ；9)各向異性刻蝕SiN厚度30nm ；10)如圖1 (f)所示，第二步氧化溫度1000°C，厚度40nm ；11)如圖1 (g)所示，各向異性刻蝕SiN厚度90nm ；12)第三步氧化溫度800°C厚度50nm(107)；13)如圖1 (h)所示，各向同性刻蝕60nm的SiO2釋放Si納米線(108)；14)干氧氧化形成柵氧，柵氧的厚度為20-40 A;15)多晶硅采用化學(xué)氣相淀積LPCVD方法墊積，墊積的多晶硅的厚度為1500人。16)采用電子束光刻和反應(yīng)離子刻蝕柵，柵電極O07)寬度為150nm ；17)源延伸區(qū)(209)和漏延伸區(qū)011)淺注入的能量為(As為2_6keV，B為 l-6keV)劑量為(As 為 l_8el4/cm3，B 為 l_6el4/cm3)；18)干氧生長緩沖SW2氧化層lOnm，各向同性墊積SiN厚度為30nm并各向異性 刻蝕30nm的SiN和IOnm的預(yù)氧形成側(cè)墻QO1)；19)源區(qū)(204)漏區(qū)(208)深注入的能量為(As為10_30keV，B為5_15keV)，劑量 為(As 為 4el5/cm3，B 為 3el5/cm3)；20)淀積金屬鎳Ni的厚度為120-200 A;21)兩步RTA退火形成Ni硅化物；22)金屬化，采用多層金屬Ti/TiN/Al-Si/TiN，光刻、刻蝕后形成引線接觸；23)合金溫度530°C，時(shí)間40秒，最終器件結(jié)構(gòu)如圖2所示。以上通過詳細(xì)實(shí)例描述了本發(fā)明所提供的納米線圍柵器件及其制備方法，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不脫離本發(fā)明實(shí)質(zhì)的范圍內(nèi)，可以對本發(fā)明的器件結(jié)構(gòu)做一定的 變形或修改，其制備方法也不限于實(shí)施例中所公開的內(nèi)容。
權(quán)利要求
1.一種制備極短柵長體硅圍柵MOSFETs的方法，其主要步驟是1)N阱和P阱形成；2)場區(qū)光刻，場區(qū)注入，局部氧化隔離或淺槽隔離；3)墊積緩沖SW2氧化層/SiN/氧化物介質(zhì)層；4)正性電子束曝光并刻蝕介質(zhì)層形成凹槽；5)負(fù)性電子束曝光在凹槽內(nèi)刻蝕fin島；6)墊積緩沖S^2氧化層和SiN并刻蝕形成側(cè)墻；7)各向同性刻蝕Si；8)第一步氧化；9)各向異性刻蝕SiN;10)第二步氧化；11)各向異性刻蝕SiN;12)第三步氧化；13)各向同性腐蝕SiO2釋放納米線；14)淀積柵介質(zhì)；15)淀積柵電極材料；16)刻蝕柵電極；17)源漏延伸區(qū)注入；18)各向同性淀積SiN并各向異性刻蝕形成側(cè)墻；19)源漏深注入；20)形成硅化物；21)金屬化。
2.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述步 驟3中淀積緩沖SW2氧化層厚度10-50nm，墊積SiN厚度20-80nm，氧化介質(zhì)層可以是硅酸 四乙酯或低溫墊積氧化物，其厚度80-800nm。
3.根據(jù)權(quán)利要求1所述的新的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所 述步驟4中正性電子束曝光采用正性電子束光刻膠。陡直凹槽的刻蝕采用氟基反應(yīng)離子 刻蝕。
4.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述 步驟5中在凹槽內(nèi)電子束曝光采用負(fù)性電子束光刻膠。fin島的刻蝕采用氯基反應(yīng)離子刻 蝕。
5.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述步 驟6中墊積的緩沖氧化層厚度5-15nm和SiN厚度30-70nm并刻蝕形成側(cè)墻。
6.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述步 驟7中各向同性刻蝕Si深度為30-70nm。
7.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述 步驟8-12中進(jìn)行一系列氧化、刻蝕SiN的循環(huán)過程。其中第一步氧化的厚度50-90nm，第 一步各向異性刻蝕SiN的厚度10-50nm，第二步氧化的厚度20-80nm，第二步各向異性刻蝕 SiN的厚度60-120nm，第三步氧化的厚度20_80nm。
8.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述步 驟13中釋放納米線采用各向同性腐蝕Si02。
9.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述步 驟14中柵介質(zhì)的等效氧化層厚度為6至30 A，柵介質(zhì)是Si0N、Hf0N、HfAW、HfA10N、HfTa0、 HfTaON, HfSiO、HfSiON、HfLaO或HfLaON，柵介質(zhì)層通過低壓化學(xué)氣相沉積、物理氣相淀積、 金屬有機(jī)化學(xué)氣相沉積或者原子層淀積形成。
10.根據(jù)權(quán)利要求1所述的制備極短柵長體硅圍柵MOSFETs的方法，其特征在于，所述 步驟15中柵電極材料為W、Ti、Ta、Mo、TiN、TaN、HfN或MoN;柵電極材料采用低壓化學(xué)氣相 淀積、金屬有機(jī)化學(xué)氣相沉積或者原子層淀積形成，厚度為1000至2000人。
全文摘要
一種制備體硅圍柵納米線MOSFETs的方法局部氧化隔離或淺槽隔離，在體硅上墊積三層介質(zhì)膜(緩沖SiO2氧化層/SiN/氧化物介質(zhì)層)，電子束曝光，刻蝕凹槽和fin，墊積SiN側(cè)墻，各向同性刻蝕Si，干氧氧化，刻蝕去除fin兩側(cè)側(cè)墻同時(shí)保留凹槽底部側(cè)墻，三步犧牲氧化形成納米線，濕法刻蝕釋放納米線的同時(shí)保留底部足夠厚SiO2作隔離，長柵介質(zhì)和墊積柵材料，反刻柵后進(jìn)行兩步源漏注入，墊積和刻蝕側(cè)墻，形成接觸。本發(fā)明消除了自加熱效應(yīng)和浮體效應(yīng)，具有更低的成本，完全采用傳統(tǒng)自頂向下工藝實(shí)現(xiàn)了與CMOS工藝的良好兼容，并且易于集成，有利于抑制短溝道效應(yīng)，推動(dòng)MOSFETs尺寸往更小方向發(fā)展。
文檔編號H01L21/28GK102104002SQ200910242770
公開日2011年6月22日 申請日期2009年12月16日 優(yōu)先權(quán)日2009年12月16日
發(fā)明者周華杰, 宋毅, 徐秋霞 申請人:中國科學(xué)院微電子研究所