專利名稱：雙重布線集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域；更特別地，涉及雙重布線集成電路芯 片和制造雙重布線集成電路芯片的方法。
背景技術(shù)：
隨著集成電路密度的增大，電路的數(shù)目增加。雖然增加的電路數(shù) 量引起增加的用于將集成電路連接到下一封裝層級的接觸焊盤數(shù)，但 增大的電路密度導致較小的芯片。因此，現(xiàn)在存在對更大的布線密度 和增加的用于從集成電路芯片到下一封裝層級的連接的接觸焊盤數(shù) 的需要。
發(fā)明內(nèi)容
本發(fā)明的第一方面是制造半導體結(jié)構(gòu)的方法，包括在絕緣體上 硅襯底中形成一個或多個器件，該襯底包括上硅層與下硅層之間的掩 埋氧化層和上硅層的頂面上的金屬前介電層；在該金屬前介電層的頂 面上形成一個或多個第一布線層級，第一布線層級中的每個布線層級 包括相應介電層中的導電導線；從襯底上去除下硅層以便暴露掩埋氧 化層的底面；形成到器件的導電第一接觸(contact)， 一個或多個該 第一接觸從金屬前介電層的頂面延伸到器件，第二布線層級的最下方 布線層級的一個或多個導線與第一接觸物理接觸并電接觸；形成到器 件的導電第二接觸， 一個或多個第二接觸從掩埋氧化層的底面延伸到 器件；以及在掩埋氧化層上形成一個或多個第二布線層級，第二布線 層級的每個布線層級包括相應介電層中的導電導線，第二布線層級的 最低布線層級的一個或多個導線與第二接觸物理接觸并電接觸。
本發(fā)明的第二方面是所述第一方面，其中，所述器件包括場效應晶體管，該場效應晶體管包括在上硅層中形成的源極/漏極和在上硅層 上形成并通過柵極介電層而與上硅層分離的柵電極。本發(fā)明的第三方面是所述第二方面，其中，形成所述一個或多個 器件包括在源極/漏極和柵電極的頂面上形成導電金屬硅化物層。本發(fā)明的第四方面是所述第三方面，其中，至少一個第一接觸從 金屬前介電層的頂面延伸到相應柵電極上的金屬硅化物層。本發(fā)明的第五方面是所述第三方面，其中，至少一個第一接觸從 金屬前介電層的頂面延伸到相應源極/漏極上的金屬硅化物層。本發(fā)明的第六方面是所述第三方面，進一步包括在上硅層中形 成一個或多個硅接觸區(qū)并在所述一個或多個硅接觸區(qū)的頂面上形成 金屬硅化物層；其中，至少一個第一接觸從金屬前介電層的頂面延伸 到所述一個或多個硅接觸區(qū)的相應硅接觸區(qū)上的金屬硅化物層，并且 其中，至少一個第二接觸從掩埋氧化層的底面穿過上硅層延伸到相應 硅接觸區(qū)上的金屬硅化物層。本發(fā)明的第七方面是所述第三方面，進一步包括在上硅層的區(qū) 域中形成介電溝槽隔離，該溝槽隔離從上硅層的頂面延伸到掩埋氧化 層；其中，至少一個第一接觸從金屬前介電層的頂面延伸到溝槽隔離 以便與第二接觸的相應接觸進行物理和電接觸，所述相應接觸從掩埋 氧化層的底面延伸穿過溝槽隔離。本發(fā)明的第八方面是所述第三方面，進一步包括在金屬前介電 層中形成一個或多個假柵電極并在所述一個或多個假柵極的頂面上 形成金屬硅化物層；以及在金屬前介電層中形成一個或多個假柵電極 并且其中，形成導電金屬硅化物層還包括在所述一個或多個假柵極的 頂面上形成金屬硅化物層，其中至少一個第二接觸從掩埋氧化層的所 述底面穿過上硅層中形成的溝槽隔離、穿過柵電極下形成的柵極介電 層延伸到相應假柵電極上的所述金屬硅化物層。本發(fā)明的第九方面是所述第三方面，在金屬前介電層中形成一個 或多個假柵電極；其中，形成導電金屬硅化物層還包括在所述一個或 多個假柵極的頂面上形成金屬硅化物層，其中，至少一個第一接觸從金屬前介電層的頂面延伸到所述一個或多個假柵電極的相應假柵電 極的金屬硅化物層，并且其中，至少一個第二接觸從掩埋氧化層的底 面穿過上硅層中形成的溝槽隔離、穿過柵電極下形成的柵極介電層延 伸到假柵電極。本發(fā)明的第十方面是所述第三方面，進一步包括在相應源極/ 漏極上的BOX層中形成開口以便暴露源極/漏極的底面；在源極/漏極 底面的頂部上的開口中沉積金屬層；在源極/漏極中形成金屬硅化物化物層；以及其中，;'至少 一 個第二接觸延伸到金屬硅化物區(qū)并與之電 接觸。本發(fā)明的第十一方面是所述第三方面，其中，至少一個第二接觸物層?！猒 '— ;'、 '本發(fā)明的第十二方面是所述第三方面，其中，所述金屬硅化物層包括鉬硅化物、鈦硅化物、鈷硅化物或鎳硅化物。本發(fā)明的第十三方面是所述第十方面，其中，形成所述一個或多電極中的金屬硅化物的導電金屬硅化物區(qū)，所述源極/漏極的金屬硅化硅化物區(qū)從柵電極的頂面延伸到柵電極的底面。本發(fā)明的第十四方面是所述第十一方面，其中，至少一個第一接 觸從金屬前介電層的頂面延伸到相應柵電極的金屬硅化物區(qū)。本發(fā)明的第十五方面是所述第十一方面，其中，至少一個第一接本發(fā)明的第十六方面是所述第十一方面，進一步包括在上硅層 中形成一個或多個硅接觸區(qū)并在所述一個或多個硅接觸區(qū)中形成金 屬硅化物的金屬硅化物區(qū)，所述一個或多個硅接觸區(qū)的金屬硅化物區(qū) 從所述一個或多個硅接觸區(qū)的頂面延伸到所述一個或多個硅接觸區(qū) 的底面；以及其中，至少一個第一接觸從金屬前介電層的頂面延伸到所述一個或多個硅接觸區(qū)的相應硅接觸區(qū)的金屬硅化物區(qū)，并且其 中，至少一個第二接觸從掩埋氧化層的底面延伸到相應硅接觸區(qū)的金 屬硅化物區(qū)。本發(fā)明的第十七方面是所述第十一方面，進一步包括在上硅層 的區(qū)域中形成介電溝槽隔離，該溝槽隔離從上硅層的頂面延伸到掩埋 氧化層；以及其中，至少一個第一接觸從金屬前介電層的頂面延伸到 溝槽隔離以便與第二接觸的相應接觸進行物理和電接觸，所述相應接 觸從掩埋氧化層的底面延伸穿過溝槽隔離。本發(fā)明的第十八方面是所述第十一方面，進一步包括在金屬前 介電層中形成一個或多個假柵電極并在所述一個或多個假柵極中形 成金屬硅化物的金屬硅化物區(qū)，該金屬硅化物區(qū)從所述一個或多個假 柵極的頂面延伸到所述一個或多個假柵極的底面；以及其中，至少一 個第一接觸從金屬前介電層的頂面延伸到所述一個或多個假柵電極 的相應假柵極的金屬硅化物區(qū)，并且其中，至少一個第二接觸從掩埋 氧化層的底面延伸到相應假柵電極的金屬硅化物區(qū)。本發(fā)明的第十九方面是所述第十一方面，其中，至少一個第二接本發(fā)明的第二十方面是所述y;—方面，其中，所述金屬硅化物包括柏硅化物、鈦硅化物、鈷硅化物或鎳硅化物。本發(fā)明的第二十一方面是所述第一方面，其中，第一和第二布線 層級的每個相應介電層包括獨立地選自二氧化硅、氮化硅、碳化硅、 氧氮化硅、氧碳化硅、有機硅酸鹽玻璃、等離子體增強硅氮化物、具 有介電常數(shù)的材料、氫基倍半珪氧烷聚合物(hydrogen silsesquioxane polymer )、甲基倍半娃氧烷聚合物(methyl silsesquioxane polymer )、 聚亞苯基低聚物(polyphenylene oligomer)、甲基摻雜硅石、有機硅 酸鹽玻璃、多孔有機硅酸鹽玻璃和相對介電常數(shù)為約2.4或以下的電 介質(zhì)的材料。本發(fā)明的第二十二方面是所述第一方面，進一步包括在去除下 珪層之前，將操作襯底(handle substrate )附著于所述一個或多個布線層級的離上硅層最遠的最上方介電層。本發(fā)明的第二十三方面是所述第二十方面，進一步包括在形成 所述一個或多個第二布線層級之后，去除操作襯底。本發(fā)明的第二十四方面是所述第二十一方面，進一步包括在形 成所述一個或多個布線層級之后，將襯底切割成一個或多個集成電路心巧o
本發(fā)明的特征在所附權(quán)利要求中闡述。但是，通過在連同附圖一 起閱讀時參照說明性實施例的以下詳細說明，將最透徹地理解本發(fā)明本身，其中圖1A至1E是示出了根據(jù)本發(fā)明第一實施例的集成電路芯片的 制造的橫截面圖；圖2A和2B是示出了根據(jù)本發(fā)明第二實施例的集成電路芯片的 制造的橫截面圖；圖3A和3B是示出了根據(jù)本發(fā)明第三實施例的集成電路芯片的 制造的橫截面圖；以及圖4A至4E是示出了根據(jù)本發(fā)明第四實施例的集成電路芯片的 制造的橫截面圖。
具體實施方式
應理解的是本發(fā)明實施例的集成電路芯片有利地在稱為晶片的 集成電路村底上形成，并且，可以同時在同一晶片上制造多個集成電 路并可以在制造完成之后通過切割處理將其分離。圖1A至1E是示出了根據(jù)本發(fā)明第一實施例的集成電路芯片的 制造的橫截面圖。在圖1A中，通過焊盤層級(through pad level)來 制造晶片100A。晶片100A包括絕緣體上硅(SOI)襯底105，其包 括硅襯底110、在該硅襯底上形成的掩埋氧化層(BOX) 115和在該 BOX上形成的單晶珪層120。在硅層120中形成溝槽隔離125，以及場效應晶體管(FET) 130的源極/漏極135和溝道區(qū)140。同樣在硅 層120中形成可選的硅區(qū)域150。在溝道區(qū)140上形成柵極電介質(zhì)(未 示出)和(在一個示例中)FET 130的多晶硅柵極145以及假柵極146。 在一個示例中，硅區(qū)域150是高度摻雜的N或P型(在約1E19 atm/cm3 到約1E21 atm/cmS之間)以便將接觸(contact)的電阻降低到小于 約0.5微歐姆。在金屬前電介質(zhì)(PMD)層155形成之前，在源極/ 漏極135、柵極145和擴散接觸150的暴露的硅表面上形成導電金屬 硅化物層152以便進一步降低如下所述的金屬結(jié)構(gòu)到硅結(jié)構(gòu)的"接觸，， 電阻。通過硅表面上金屬層的沉積、將硅表面加熱得足夠高以引起金 屬層與硅反應、并隨后溶解掉任何未反應的金屬，來形成金屬硅化物。 金屬硅化物的示例包括但不限于鉑、鈦、鈷和鎳硅化物。在珪層120的頂部上形成PMD層155。在PMD層155中形成 接觸160A和160B。接觸160A和160B是導電的。接觸160A與源極 /漏極135上和硅接觸150上的硅化物層152電接觸。某些接觸160A 是延伸到溝槽隔離125的假接觸。接觸160B與柵極145和假柵極146 上的硅化物層152接觸。PMD層155及接觸160A和160B可以看作 布線層級(wiring level)?？梢栽趩为毑僮髦歇毩⒌鼗蛘咄瑫r地制造接觸160A和160B。 當同時制造時，通過使用單掩膜在原位置蝕刻各自溝槽來形成第一和 第二類接觸或者通過使用光刻和硬掩膜與蝕刻的各種組合以便單獨 地限定溝槽、繼之以單一金屬填充和化學機械拋光(CMP )操作來制 造第一和第二類接觸。在PMD層155上形成第一層間介電層(ILD) 165，其包括與接 觸160電接觸的導電雙鑲嵌(dual-damascene)導線170。在ILD 165 上形成第二 ILD 175，其包括與導線170電接觸的導電雙鑲嵌導線 180。在ILD 175上形成第三ILD 190，其包括與導線180電接觸的導 電雙鑲嵌I/O焊盤190?；蛘撸瑢Ь€170、 180和焊盤190可以是與單 鑲嵌通孔結(jié)合的單鑲嵌導線或焊盤。鑲嵌工藝是這樣的工藝，其中在介電層中形成導電溝槽或通孔開口，在電介質(zhì)的頂面上沉積具有填充溝槽的足夠厚度的導電體，并執(zhí)行CMP工藝以去除多余的導電體并使導電體的表面與介電層的表面 共面以便形成鑲嵌導線(或鑲嵌通孔)。當僅形成溝槽和導線(或通 孔開口和通孔)時，該工藝稱為單鑲嵌。雙鑲嵌工藝是這樣的工藝，其中，穿過介電層的整個厚度來形成 通孔開口 ，繼之以在任何給定橫截面視圖中穿過介電層的部分路徑來 形成溝槽。所有通孔開口與上方的整體導線溝槽和下方的導線溝槽相 交，但不是所有的溝槽均需要與通孔開口相交。在電介質(zhì)的頂面上沉 積具有填充溝槽和通孔開口的足夠厚度的導電體，并執(zhí)行CMP工藝 以便使得溝槽中導體的表面與介電層的表面共面以形成雙鑲嵌導線 和具有整體雙鑲嵌通孔的雙鑲嵌導線。用于單鑲嵌和雙鑲嵌工藝以形成溝槽的蝕刻可以有利地是反應 離子蝕刻(RIE)。在一個示例中，PMD層155包括硼磷硅酸鹽玻璃(BPSG)或磷 硅酸鹽玻璃(BSG)。在一個示例中，接觸160A和160B包括鈦/氮 化鈦襯里(liner)和鴒芯。在一個示例中，ILD 165、 175和185包括 二氧化硅或氮化硅層上的二氧化硅層。在一個示例中，導線170和l80 及I/O焊盤l卯包括鉭/氮化鉭襯里和銅芯。在一個示例中，ILD層165、 175和185獨立地包括二氧化硅 (Si02)、氮化硅(Si3N4)、碳化硅(SiC)、氧氮化硅(SiON)、 氧碳化硅(SiOC)、有機硅酸鹽玻璃(SiCOH)、等離子體增強硅氮 化物(PSiNx)或NBLok ( SiC(N， H))。在一個示例中，ILD層165、 175和185獨立地包括低K (介電 常數(shù))材料，其示例包括但不限于氫基倍半硅氧烷聚合物(HSQ)、 甲基倍半硅氧烷聚合物(MSQ)、由美國德克薩斯州Midland的Dow Chemical公司制造的SiLKTM (聚亞苯基低聚物)、由加拿大Santa Clara的Applied Materials公司制造的Black DiamondTM (曱基摻雜 硅石或SiOx(CH3)y或SiCxOyHy或SiOCH )、有機硅酸鹽玻璃(SiCOH ) 以及多孔SiCOH。在一個示例中，低K介電材料具有約2.4或以下的相對介電常數(shù)。在圖IB中，在第三ILD 185和I/O焊盤190上形成鈍化層195 并使用粘合劑(未示出)或通過本領(lǐng)域中已知的其它方法將操作晶片 200附著于鈍化層195。在圖1C中，去除體襯底110 (參見圖IB)以暴露BOX115。在 一個示例中，通過下述方法去除體襯底110，所述方法為將體襯底研 磨至相當薄，接著進行(1)在諸如氫氧化鉀水溶液的強堿中的化學 蝕刻，或(2)在氫氟酸、硝酸和乙酸的混合物中的化學蝕刻，或(3) 選擇性地蝕刻二氧化硅上的硅的任何化學蝕刻，以便去除剩余的體襯 底。在圖1D中，穿過BOX115和硅層120形成導電的第一背面接觸 205。接觸205從BOX 115的頂面延伸到源極/漏極135和硅接觸150 上的硅化物層152。在一個示例中，通過單鑲嵌工藝來形成接觸205。 在一個示例中，接觸205包括鈦/氮化鈦襯里和鎢芯。穿過BOX 115和溝槽隔離125來形成導電的第二背面接觸210。 接觸210從BOX 115的頂面延伸到假柵極146上的硅化物層152以及 到所選接觸160A。在假柵極146的情形中，接觸210同樣延伸穿過 柵極介電層(未示出)。可以在單獨的操作中獨立地或者同時地制造接觸205和210。當 同時制造時，通過使用單掩膜在原位置蝕刻各自溝槽來形成第一和第限定溝槽、繼之以單一金屬填充和CMP操作來制造第一和第二類接 觸。在圖1E中，在BOX115上形成第一層間介電層(ILD) 165A, 其包括與接觸160A電接觸的導電雙鑲嵌導線170A。在ILD 165A上 形成第二 ILD 180A，其包括與導線170A電接觸的導電雙鑲嵌導線 180A。在ILD175A上形成第三ILD190A，其包括與導線180A電接 觸的導電雙鑲嵌I/O焊盤190A?；蛘?，導線170A、 180A和焊盤190A 可以是與單鑲嵌通孔結(jié)合的單鑲嵌導線。在第三ILD 185A和I/0焊盤190A上形成鈍化層195A并去除操作晶片200。這完成了已知可以 在兩個相對側(cè)上外部布線(通過焊盤190和190A)的晶片IOOA的制 造。圖2A和2B是示出了根據(jù)本發(fā)明第二實施例的集成電路芯片的 制造的橫截面圖。本發(fā)明的笫二實施例與本發(fā)明的第 一實施例的不同 之處在于在晶片100B中用接觸205代替了圖1D和1E的接觸210。 執(zhí)行如圖1A至1C所示的和上面所述的處理，然后，圖2A代替圖1D， 并且圖2B代替圖1E。在圖2A和2B中，接觸205與假柵極146的多晶硅進行電接觸 和物理接觸。在一個示例中，假柵極146有利地是高度摻雜的N或P 型(在約1E19 atm/cni3到約1E21 atm/cm3之間)以便將接觸的電阻 降低到小于約0.5微歐姆。這樣，將所有背面接觸蝕刻至同一深度。圖3A和3B是示出了根據(jù)本發(fā)明第二實施例的集成電路芯片的 制造的橫截面圖。本發(fā)明的第二實施例與本發(fā)明的第 一實施例的不同 之處在于將硅化物用于晶片100C中的硅化物接觸。執(zhí)行如圖1A至 1C中所示的和上面所述的處理，然后，圖3A代替圖1D，并且圖3B 代替圖1E。在圖3A和3B中，通過在BOX層115中形成接觸開口、沉積金 屬層、退火以形成金屬硅化物并去除多余的金屬，來在所選源極/漏極 135中從晶片100C的背面形成導電的金屬硅化物層153。然后，用接 觸金屬(即鈦/氮化鈦襯里和鎢芯)來填充接觸開口。硅化物層153 與所選源極/漏極135上的硅化物層152進行物理和電接觸，并且接觸 215與硅化物層153進行物理和電接觸。而且，穿過BOX層115、 PMD層125和柵極介電層(未示出)形成接觸開口之后，在假柵極 146的多晶硅中形成導電的金屬硅化物層154，并且接觸205與硅化 物層154進行物理和電接觸。金屬硅化物的示例同樣包括但不限于鉑、 鈦、鈷和鎳硅化物。圖4A至4E是示出了根據(jù)本發(fā)明第三實施例的集成電路芯片的 制造的橫截面圖。本發(fā)明的笫三實施例與本發(fā)明的第一實施例的不同之處在于用全硅化物的源極/漏極、柵極和硅接觸代替第一實施例的硅 化物層。除晶片100B由于源極/漏極135 (參見圖1A)替換為全硅化物 源極/漏極136、柵極145 (參見圖1A)替換為全硅化物柵極148、假 柵極146(參見圖1A )替換為全硅化物假柵極149以及硅接觸150(參 見圖1A)替換為全硅化物接觸156而不同于晶片100D(參見1A)之 外，圖4A與圖1A相同。在全硅化物源極/漏極中，硅化物層從源極/ 漏極的頂面延伸到BOX 115。請注意，該硅化物不延伸到全硅化物柵 極。在全硅化物柵極中，硅化物層從柵極的頂面延伸到柵極介電層。 在全硅化物硅接觸中，硅化物層從硅接觸的頂面延伸到BOX 115。通過硅表面上厚金屬層的沉積、將硅表面加熱得足夠高以引起金 屬層與硅反應、并隨后溶解掉任何未反應的金屬，來形成全硅化物源 極/漏極、柵極和硅接觸。金屬層的厚度大到足以供應足夠的金屬通過 穿過硅的熱擴散而與整個源極/漏極、柵極或硅接觸的硅原子反應。金 屬硅化物的示例同樣包括但不限于鉑、鈦、鈷和鎳硅化物。除上述差異之外，圖4B和4C分別與圖1B和1C基本相同。除上述差異和圖4D的接觸215和220分別代替了圖1D的接觸 205和210之外，圖4D與圖1D相同。在圖4D中，穿過BOX115形 成導電背面接觸215。接觸215從BOX 115的頂面延伸到全硅化物源 極/漏極136和硅接觸156的底部。在一個示例中，通過單鑲嵌工藝形 成接觸215。在一個示例中，接觸215包括鈦/氮化鈦襯里和鎢芯。穿過BOX115和溝槽隔離125來形成導電的第二背面接觸220。 接觸220從BOX 115的頂面延伸到全硅化物假柵極146的底面和所選 的接觸160A。在假柵極146的情形中，接觸220同樣延伸穿過柵極 介電層(未示出)。這樣，接觸215和220不必如圖1D的接觸205 和210 —樣蝕刻得很深或穿過硅?？梢栽趩为毜牟僮髦歇毩⒌鼗蛘咄瑫r地制造第一和第二接觸 215和220。當同時制造時，通過使用單掩膜在原位置蝕刻各自溝槽 來形成第一和第二類接觸或者通過使用光刻和硬掩膜與蝕刻的各種組合以便單獨地限定溝槽、繼之以單一金屬填充和CMP操作來制造 第一和第二類接觸。除上述差異外，圖4E與圖1E基本相同。雖然，已經(jīng)示出的晶片100A、 100B、 110C和110D中的每一個 都具有單接觸層級、兩個布線層級和一個焊盤層級，但是可以制造更多或更少的接觸和布線層級，并且可以制造具有不同數(shù)目的接觸和/ 或布線層級的晶片100A和110B。而且，可以在將晶片100A、 100B、 110C和110D切割成單個的集成電路之前或之后，使操作晶片200A 與晶片100A、 100B、 110C和110D分離。因此，本發(fā)明的實施例提供了更大的布線密度和增加的用于集成 電路芯片到封裝的下一層級的連接的接觸焊盤數(shù)。
權(quán)利要求
1.一種制造半導體結(jié)構(gòu)的方法，其包括在絕緣體上硅襯底中形成一個或多個器件，所述襯底包括在上硅層與下硅層之間的掩埋氧化層和所述上硅層的頂面上的金屬前介電層；在所述金屬前介電層的頂面上形成一個或多個第一布線層級，所述第一布線層級的每個布線層級包括相應介電層中的導電導線；從所述襯底上去除所述下硅層以暴露所述掩埋氧化層的底面；形成到所述器件的導電第一接觸，一個或多個所述第一接觸從所述金屬前介電層的所述頂面延伸到所述器件，所述第二布線層級的最下方布線層級的一個或多個導線與所述第一接觸進行物理和電接觸；形成到所述器件的導電第二接觸，一個或多個所述第二接觸從所述掩埋氧化層的所述底面延伸到所述器件；以及在所述掩埋氧化層上形成一個或多個第二布線層級，所述第二布線層級的每個布線層級包括相應介電層中的導電導線，所述第二布線層級的最下方布線層級的一個或多個導線與所述第二接觸進行物理和電接觸。
2. 權(quán)利要求l的方法，其中，所述器件包括場效應晶體管，該 場效應晶體管包括在所述上硅層中形成的源極/漏極，以及在所述上硅 層之上形成并且通過柵極介電層而與所述上硅層分離的柵電極。
3. 權(quán)利要求2的方法，其中，所述形成所述一個或多個器件包
4.權(quán)利要求3的方法，其中，至少一個所述第一接觸從所述金
5.權(quán)利要求3的方法，其中，至少一個所述第一接觸從所述金
6. 權(quán)利要求3的方法，其進一步包括在所述上硅層中形成一個或多個硅接觸區(qū)并在所述一個或多個 硅接觸區(qū)的頂面上形成所述金屬硅化物層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個硅接觸區(qū)的相應硅接觸區(qū)上的所述金屬硅化物 層，以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面穿過 所述上硅層延伸到所述相應硅接觸區(qū)上的所述金屬硅化物層。
7. 權(quán)利要求3的方法，其進一步包括在所述上硅層的區(qū)域中形成介電溝槽隔離，所述溝槽隔離從所述 上硅層的所述頂面延伸到所述掩埋氧化層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述溝槽隔離以便與所述第二接觸的相應接觸進行物理和電接 觸，所述相應接觸從所述掩埋氧化層的所述底面延伸穿過所述溝槽隔 離。
8. 權(quán)利要求3的方法，其進一步包括 在所述金屬前介電層中形成一個或多個假柵電極；以及 其中所述形成所述導電金屬硅化物層還包括在所述一個或多個假柵極的頂面上形成所述金屬硅化物層，其中，至少一個所述第一接 觸從所述金屬前介電層的所述頂面延伸到所述一個或多個假柵電極 的相應假柵電極的所述金屬硅化物層，以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面穿過 在所述上硅層中形成的溝槽隔離、穿過在所述柵電極下形成的柵極介 電層延伸到所述相應假柵電極上的所述金屬硅化物層。
9. 權(quán)利要求3的方法，其進一步包括在所述金屬前介電層中形成一個或多個假柵電極，其中，所述形 成所述導電金屬硅化物層還包括在所述一個或多個假柵極的頂面上 形成所述金屬硅化物層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個假柵電極的相應假柵電極的所述金屬硅化物層， 以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面穿過 在所述上硅層中形成的溝槽隔離、穿過在所述柵電極下形成的柵極介 電層延伸到所述假柵電極。
10. 權(quán)利要求3的方法，其進一步包括在相應源極/漏極上的所述BOX層中形成開口以暴露所述源極/ 漏極的底面；在所述源極/漏極的所述底面的頂部上的所述開口中沉積金屬層；在所述源極/漏極中形成金屬硅化物區(qū)，所述硅化物區(qū)從所述源物層；以及其中，至少一個所述第二接觸延伸到所述金屬硅化物區(qū)并與之電接觸。
11. 權(quán)利要求3的方法，其中，至少一個所述第二接觸從所述掩金屬硅化物層,
12.權(quán)利要求3的方法，其中，所述金屬硅化物層包括柏硅化物、 鈦硅化物、鈷硅化物或鎳硅化物。
13.權(quán)利要求2的方法，其中，所述形成所述一個或多個器件包電極中的所述金屬硅化物的導電金屬硅化物區(qū)，所述源極/漏極的所述述柵電極的底面。
14. 權(quán)利要求13的方法，其中，至少一個所述第一接觸從所述 金屬前介電層的所述頂面延伸到相應柵電極的所述金屬硅化物區(qū)。
15. 權(quán)利要求13的方法，其中，至少一個所述第一接觸從所述 金屬前介電層的所述頂面延伸到相應源極/漏極的相應金屬硅化物區(qū)。
16. 權(quán)利要求13的方法，其進一步包括在所述上硅層中形成一個或多個硅接觸區(qū)和在所述一個或多個 硅接觸區(qū)中形成所述金屬硅化物的金屬硅化物區(qū)，所述一個或多個硅 接觸區(qū)的所述金屬硅化物區(qū)從所述一個或多個硅接觸區(qū)的頂面延伸 到所述一個或多個硅接觸區(qū)的底面；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一 個或多個硅接觸區(qū)的相應硅接觸區(qū)的所述金屬硅化物區(qū)， 以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面延伸 到所述相應硅接觸區(qū)的所述金屬硅化物區(qū)。
17.權(quán)利要求13的方法，其進一步包括在所述上硅層的區(qū)域中形成介電溝槽隔離，所述溝槽隔離從所述 上硅層的所述頂面延伸到所述掩埋氧化層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延伸到所述溝槽隔離以便與所述第二接觸的相應接觸進行物理和電 隔離。 '^ ' -' " '"
18. 權(quán)利要求13的方法，其進一步包括在所述金屬前介電層中形成一個或多個假柵電極并在所述一個 或多個假柵極中形成所述金屬硅化物的金屬硅化物區(qū)，所述金屬硅化 物區(qū)從所述一個或多個假柵極的頂面延伸到所述一個或多個假柵極 的底面；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個假柵電極的相應假柵電極的金屬硅化物區(qū)，以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面延伸 到所述相應假柵電極的所述金屬硅化物區(qū)。
19. 權(quán)利要求19的方法，其中，至少一個所述第二接觸從所述掩 埋氧化層的所述底面延伸到相應源極/漏極的所述金屬硅化物區(qū)。
20. 權(quán)利要求13的方法，其中，所述金屬硅化物包括鉑硅化物、 鈦硅化物、鈷硅化物或鎳硅化物。
21. 權(quán)利要求1的方法，其中，所述第一和第二布線層級的每個 所述相應介電層包括獨立地選自二氧化硅、氮化硅、碳化硅、氧氮化 硅、氧碳化硅、有機硅酸鹽玻璃、等離子體增強硅氮化物、具有介電 常數(shù)的材料、氫基倍半硅氧烷聚合物、曱基倍半硅氧烷聚合物、聚亞 苯基低聚物、甲基摻雜硅石、有機硅酸鹽玻璃、多孔有機硅酸鹽玻璃 和具有約2.4或以下的相對介電常數(shù)的電介質(zhì)的材料。
22. 權(quán)利要求l的方法，其進一步包括在所述去除所述下硅層之前，將操作襯底附著于所述一個或多個布線層級的離所述上硅層最遠的最上方介電層。
23. 權(quán)利要求22的方法，其進一步包括所述形成所述一個或多個第二布線層級之后，去除所述操作襯底。
24. 權(quán)利要求23的方法，其進一步包括所述形成所述一個或多個第二布線層級之后，將所述襯底切割成 一個或多個集成電路芯片。
25. —種半導體結(jié)構(gòu)，其包括絕緣體上硅襯底中的一個或多個器件，所述襯底包括氧化層的頂 面上的硅層和所述上硅層的頂面上的金屬前介電層；所述金屬前介電層的頂面上的一個或多個第一布線層級，所述第 一布線層級的每個布線層級包括相應介電層中的導電導線；到所述器件的導電第 一接觸， 一個或多個所述第 一接觸從所述金 屬前介電層的所述頂面延伸到所述器件，所述第二布線層級的最下方 布線層級的一個或多個導線與所述第一接觸進行物理和電接觸；到所述器件的導電第二接觸， 一個或多個所述第二接觸從所述氧 化層的所述底面延伸到所述器件；以及所述氧化層的底面上的一個或多個第二布線層級，所述第二布線 層級的每個布線層級包括相應介電層中的導電導線，所述第二布線層 級的最下方布線層級的一個或多個導線與所述第二接觸進行物理和 電接觸。
26. 權(quán)利要求25的結(jié)構(gòu)，其中，所述器件包括場效應晶體管， 該場效應晶體管包括在所述上硅層中形成的源極/漏極和在所述上硅 層之上形成并且通過柵極介電層而與所述上硅層分離的柵電極。
27.權(quán)利要求26的結(jié)構(gòu)，其中，所述一個或多個器件包括在所述 源極/漏極和所述柵電極的頂面上形成導電金屬硅化物層。
28.權(quán)利要求27的結(jié)構(gòu)，其中，至少一個所述第一接觸從所述金 前介電層的所述頂面延伸到相應柵電極上的所述金屬硅化物層。
29.權(quán)利要求27的結(jié)構(gòu)，其中，至少一個所述第一接觸從所述金
30.權(quán)利要求27的結(jié)構(gòu)，其進一步包括所述上硅層中的一個或多個硅接觸區(qū)和所述一個或多個硅接觸 區(qū)的頂面上的所述金屬硅化物層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個硅接觸區(qū)的相應硅接觸區(qū)上的所述金屬硅化物 層，以及其中，至少一個所述第二接觸從所述氧化層的所述底面穿過所述 上硅層延伸到所述相應硅接觸區(qū)的所述金屬硅化物。
31. 權(quán)利要求27的結(jié)構(gòu)，其進一步包括所述上硅層的區(qū)域中的介電溝槽隔離，所述溝槽隔離從所述上硅 層的所述頂面延伸到所述氧化層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述溝槽隔離以便與所述第二接觸的相應接觸進行物理和電接 觸，所述相應接觸從所述氧化層的所述底面延伸穿過所述溝槽隔離。
32. 權(quán)利要求27的結(jié)構(gòu)，其進一步包括所述金屬前介電層中的一個或多個假柵電極，所述金屬硅化物層 也在所述一個或多個假柵極的頂面上形成；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延伸到所述一個或多個假柵電極的相應假柵電極的所述金屬硅化物層， 以及其中，至少一個所述第二接觸從所述氧化層的所述底面穿過所述金屬硅化物層。
33. 權(quán)利要求27的結(jié)構(gòu)，其進一步包括 所述金屬前介電層中的一個或多個假柵電極；以及 其中，所述形成所述導電金屬硅化物層還包括在所述一個或多個假柵極的頂面上形成所述金屬硅化物層，其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個假柵電極的相應假柵電極的所述金屬硅化物層， 以及其中，至少一個所述第二接觸從所述掩埋氧化層的所述底面穿過 在所述上硅層中形成的溝槽隔離、穿過在所述柵電極下形成的柵極介 電層延伸到所述假柵電極。
34. 權(quán)利要求27的結(jié)構(gòu)，其進一步包括在至少一個所述源極/漏極中的金屬硅化物區(qū),所述硅化物區(qū)從 所述至少一個源極/漏極的所述底面延伸到所迷至少一個源極/漏極區(qū) 的所述頂面上的所述硅化物層；以及其中，至少一個所述第二接觸延伸到所述至少一個源極/漏極的 所述金屬硅化物區(qū)并與之電接觸。
35. 權(quán)利要求27的結(jié)構(gòu)，其中，至少一個所述第二接觸從所述屬硅化物層。
36.權(quán)利要求27的結(jié)構(gòu)，其中，所述金屬硅化物層包括賴硅化物、鈦硅化物、鈷硅化物或鎳硅化物。
37.權(quán)利要求28的結(jié)構(gòu)，其進一步包括:所述源極/漏極中的金屬硅化物的導電金屬硅化物區(qū)和所述柵電 極中的所述金屬硅化物的導電金屬硅化物區(qū)，所述源極/漏極的所述金電極的底面。
38. 權(quán)利要求37的結(jié)構(gòu)，其中，至少一個所述第一接觸從所述 金屬前介電層的所述頂面延伸到相應柵電極的所述金屬硅化物區(qū)。
39. 權(quán)利要求37的結(jié)構(gòu)，其中，至少一個所述第一接觸從所述 金屬前介電層的所述頂面延伸到相應源極/漏極的相應金屬硅化物區(qū)。
40. 權(quán)利要求37的結(jié)構(gòu)，其進一步包括所述上硅層中的一個或多個硅接觸區(qū)和所述一個或多個硅接觸 區(qū)中的所述金屬硅化物的金屬硅化物區(qū)，所述一個或多個硅接觸區(qū)的 所述金屬硅化物區(qū)從所述一個或多個硅接觸區(qū)的頂面延伸到所述一 個或多個硅接觸區(qū)的底面；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個硅接觸區(qū)的相應硅接觸區(qū)的所述金屬硅化物區(qū)， 以及其中，至少一個所述第二接觸從所述氧化層的所述底面延伸到所 述相應硅接觸區(qū)的所述金屬硅化物區(qū)。
41. 權(quán)利要求37的結(jié)構(gòu)，其進一步包括所述上硅層的區(qū)域中的介電溝槽隔離，所述溝槽隔離從所述上硅 層的所述頂面延伸到所述氧化層；以及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述溝槽隔離以便與所述第二接觸的相應接觸進行物理和電接 觸，所述相應接觸從所述氧化層的所述底面延伸穿過所述溝槽隔離。
42.權(quán)利要求37的結(jié)構(gòu)，其進一步包括所述金屬前介電層中的一個或多個假柵電極和所述一個或多個 假柵極中的所述金屬硅化物的金屬硅化物區(qū)，所述金屬硅化物區(qū)從所 述一個或多個假柵極的頂面延伸到所述一個或多個假柵極的底面；以 及其中，至少一個所述第一接觸從所述金屬前介電層的所述頂面延 伸到所述一個或多個假柵電極的相應假柵電極的金屬硅化物區(qū)，以及其中，至少一個所述第二接觸從所述氧化層的所述底面延伸到所 述相應假柵電極的所述金屬硅化物層。
43，權(quán)利要求37的結(jié)構(gòu)，其中，至少一個所述第二接觸從所述 氧化層的所述底面延伸到相應源極/漏極的所述金屬硅化物區(qū)。
44. 權(quán)利要求37的結(jié)構(gòu)，其中，所述金屬硅化物包括鉑硅化物、 鈦硅化物、鈷硅化物或鎳硅化物。
45. 權(quán)利要求27的結(jié)構(gòu)，其中，所述第一和第二布線層級的每個 所述相應介電層包括獨立地選自二氧化硅、氮化硅、碳化硅、氧氮化 硅、氧碳化硅、有機硅酸鹽玻璃、等離子體增強硅氮化物、具有介電 常數(shù)的材料、氫基倍半硅氧烷聚合物、甲基倍半硅氧烷聚合物、聚亞 苯基低聚物、甲基摻雜硅石、有機硅酸鹽玻璃、多孔有機硅酸鹽玻璃 和具有約2.4或以下的相對介電常數(shù)的電介質(zhì)的材料。
46，權(quán)利要求45的結(jié)構(gòu)，其中，所述襯底包括集成電路芯片。
全文摘要
本發(fā)明公開了一種在相對側(cè)上具有布線層級的半導體器件和制造具有到器件的接觸和在相對側(cè)上的布線層級的半導體結(jié)構(gòu)的方法。該方法包括在絕緣體上硅襯底上制造器件，該絕緣體上硅襯底具有到器件的第一接觸和第一側(cè)上的到第一接觸的布線層級，去除下硅層以暴露掩埋氧化層、穿過掩埋氧化層形成到器件的第二接觸并在掩埋氧化層上形成到第二接觸的布線層級。
文檔編號H01L21/768GK101410967SQ200780010740
公開日2009年4月15日 申請日期2007年4月25日 優(yōu)先權(quán)日2006年5月16日
發(fā)明者A·K·斯坦姆佩爾, J·P·岡比諾, K·伯恩斯坦, M·D·加菲, P·D·卡特肖克, T·J·達爾頓 申請人:國際商業(yè)機器公司