專利名稱：基于Multi-Vt技術(shù)的低功耗FPGA及配套的EDA設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及現(xiàn)場可編程門陣列(FPGA)及其配套電子設(shè)計自動化(EDA)設(shè)計技術(shù)領(lǐng)域，特別涉及一種基于mult1-Vt技術(shù)的低功耗FPGA及配套的EDA設(shè)計方法。
背景技術(shù)：
現(xiàn)場可編程門陣列(FPGA, Field Programmable Gate Array)內(nèi)部主要由輸入輸出單元(IOB, Input/Output Block),邏輯單元塊(LB, Logic Block)陣列，配置單元和布線資源組成。配置單元用于配置邏輯單元塊的邏輯功能和控制布線資源之間的連接關(guān)系。根據(jù)需要對配置單元進(jìn)行相應(yīng)的配置即可以實現(xiàn)不同的電路功能。FPGA具有的用戶可編程性和低開發(fā)成本等特性使它成為現(xiàn)代數(shù)字電路和系統(tǒng)中的核心技術(shù)，隨著集成電路工藝技術(shù)的不斷進(jìn)步，現(xiàn)場可編程門陣列(FPGA)與專用集成電路(ASIC, Application Specific Integrated Circuit)的性能差距正在逐步縮小，再加上FPGA開發(fā)周期短，研發(fā)成本低，應(yīng)用靈活等天然優(yōu)勢，使得FPGA開始在很多領(lǐng)域漸漸取代ASIC0與此同時，隨著集成電路工藝進(jìn)入深亞微米階段，晶體管漏電流帶來的靜態(tài)功耗已經(jīng)成為總功耗的主要組成部分之一。為了抑制漏電流帶來的靜態(tài)功耗，mult1-Vt技術(shù)應(yīng)運(yùn)而生。mult1-Vt技術(shù)的理念在于僅在電路的關(guān)鍵路徑上采用低閾值的高性能晶體管，以此保證電路的性能，而在其余占電路絕大多數(shù)面積的非關(guān)鍵路徑上采用高閾值的低功耗晶體管，從而在基本不影響電路性能的基礎(chǔ)上很大程度上降低了電路的功耗。目前，mult1-Vt技術(shù)還主要用于ASIC方面，將mult1-Vt技術(shù)引入FPGA領(lǐng)域?qū)PGA向高性能低功耗方向邁進(jìn)具有重大意義，這將進(jìn)一步拓展FPGA在低功耗領(lǐng)域的應(yīng)用。然而相比于ASIC，在FPGA中引入mult1-Vt技術(shù)需要克服更多的障礙，由于FPGA內(nèi)部的邏輯和布線資源有限，且位置是相對固定的，因此mult1-Vt在FPGA中的應(yīng)用必須得到配套EDA 設(shè)計方法的支持,在綜合(Synthesis)Jj^Jt (Mapping)、布局布線(Place and Route)各個步驟都需要EDA設(shè)計方法做出相應(yīng)的配合措施。所以將mult1-Vt技術(shù)引入到FPGA的過程中必須從FPGA硬件結(jié)構(gòu)和配套的EDA設(shè)計方法兩方面共同出發(fā)。本發(fā)明提出一種基于mult1-Vt技術(shù)的低功耗FPGA及配套EDA設(shè)計方法，以促進(jìn)mult1-Vt技術(shù)在FPGA領(lǐng)域的引入。
發(fā)明內(nèi)容
(一 )要解決的技術(shù)問題為了在基本不影響性能的前提下，降低FPGA中晶體管漏電流帶來的不可忽視的靜態(tài)功耗，以推廣FPGA技術(shù)在低功耗領(lǐng)域的應(yīng)用， 本發(fā)明提出了一種基于mult1-Vt技術(shù)的低功耗FPGA及配套EDA設(shè)計方法。( 二 )技術(shù)方案本發(fā)明的技術(shù)方案包括一種基于mult1-Vt技術(shù)的低功耗FPGA和一種與所述FPGA相配套的EDA設(shè)計方法?；趍ult1-vt技術(shù)的低功耗FPGA以現(xiàn)有的島形結(jié)構(gòu)為總體結(jié)構(gòu)，基本邏輯單元(BLE)基于查找表(LUT)結(jié)構(gòu)，可編程邏輯及布線開關(guān)的配置基于SRAM單元，其特征在于:編程電路采用高閾值低功耗晶體管實現(xiàn)；可編邏輯及布線開關(guān)的配置基于SRAM單元，且所有配置單元也均采用高閾值低功耗晶體管實現(xiàn)；各邏輯單元塊按照一定的布局和比例，分別采用不同閾值的晶體管實現(xiàn)；各輸入輸出單元也按照一定的布局和比例，分別采用不同閾值的晶體管實現(xiàn)；該FPGA還包括FPGA架構(gòu)文件，不同閾值的各邏輯單元塊和各輸入輸出單元的布局和比例信息保存在FPGA架構(gòu)文件中。可選的，其中用于實現(xiàn)邏輯單元塊的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管?？蛇x的，其中低閾值高性能的邏輯單元塊布局方式是分區(qū)式、分布式、或者分區(qū)式與分布式兼而有之?？蛇x的，其中用于實現(xiàn)輸入輸出單元的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管?？蛇x的，其中低閾值高性能的輸入輸出單兀的布局方式是分區(qū)式、分布式、或者分區(qū)式與分布式兼而有之。所述的與FPGA相配套的EDA設(shè)計方法包含如下步驟:1.綜合步驟，包括:讀取所述FPGA的FPGA架構(gòu)文件，根據(jù)FPGA的硬件結(jié)構(gòu)進(jìn)行工藝映射，得到基本邏輯單元級的電路網(wǎng)表，對工藝映射后的網(wǎng)表進(jìn)行時序分析，識別出關(guān)鍵路徑，并在關(guān)鍵路徑上各個基本邏輯單元的屬性中注明該單元的關(guān)鍵度；I1.映射步驟，包括:優(yōu)先將關(guān)鍵路徑上的基本邏輯單元打包進(jìn)邏輯單元塊或輸入輸出單元，接下來以常規(guī)方式將非關(guān)鍵路徑上的基本邏輯單元打包進(jìn)邏輯單元塊或輸入輸出單元，通過時序分析在邏輯單元塊和輸入輸出單元的屬性中注明該邏輯單元塊或輸入輸出單元是否為關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元，根據(jù)不同閾值邏輯單元塊和輸入輸出單元的時序模型進(jìn)行循環(huán)時序分析，以最少的低閾值高性能邏輯單元塊和輸入輸出單元完成設(shè)計；II1.布局布線步驟:以邏輯單元塊或輸入輸出單元是否為關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元為約束條件進(jìn)行布局，然后進(jìn)行常規(guī)布線并以常規(guī)方式產(chǎn)生碼流文件，下載至FPGA中?？蛇x的，在綜合步驟中對工藝映射后的網(wǎng)表進(jìn)行時序分析，設(shè)定關(guān)鍵路徑上基本邏輯單元的屬性criticality > O,設(shè)定非關(guān)鍵路徑上基本邏輯單元的屬性criticality =O0可選的，其中用于實現(xiàn)邏輯單元塊或輸入輸出單元的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管，在進(jìn)行循環(huán)時序分析時，循環(huán)過程逐次將低閾值高性能晶體管實現(xiàn)的邏輯單元塊或輸入輸出單元替換進(jìn)電路的關(guān)鍵路徑?？蛇x的，布局布線步驟中，讀取FPGA架構(gòu)文件中的信息，在常規(guī)布局的基礎(chǔ)上添加如下的約束條件:屬性critical = true的邏輯單元塊只允許布局在FPGA低閾值高性能邏輯單元塊的位置上，屬性critical = false的邏輯單元塊只允許布局在FPGA高閾值低功耗邏輯單元塊的位置上。
可選的，布局布線步驟中，讀取FPGA架構(gòu)文件中的信息，在常規(guī)布局的基礎(chǔ)上添加如下的約束條件:屬性critical = true的輸入輸出單元只允許布局在FPGA低閾值高性輸入輸出單元的位置上；屬性critical = false的輸入輸出單元只允許布局在FPGA高閾值低功耗輸入輸出單元的位置上。(三)有益效果從上述的技術(shù)方案可以看出，本發(fā)明的有益效果在于:通過在傳統(tǒng)的FPGA架構(gòu)中引入mult1-Vt技術(shù)，結(jié)合配套的EDA設(shè)計方法，可以在基本不影響電路性能的基礎(chǔ)上大大降低電路的靜態(tài)功耗，從而降低電路的整體功耗。本發(fā)明提及的FPGA硬件結(jié)構(gòu)改進(jìn)方案理論依據(jù)清晰，在原有FPGA設(shè)計方案的基礎(chǔ)上無需較大改動，對于控制FPGA研發(fā)成本具有重要意義，具有現(xiàn)實可行性。在硬件結(jié)構(gòu)設(shè)計方案的基礎(chǔ)上，通過對配套的EDA設(shè)計方法各個流程添加相應(yīng)的約束條件即可完成高性能低功耗電路的設(shè)計，軟件代碼改動小，特別在布局步驟中因約束條件的加入將得到縮短布局時間消耗的有益效果。
圖1是基于mult1-Vt技術(shù)的低功耗FPGA結(jié)構(gòu)示意圖；圖2是與mult1-Vt技術(shù)FPGA相配套的EDA設(shè)計方法流程；圖3是綜合步驟中時序分析識別出關(guān)鍵路徑的基本邏輯單元級網(wǎng)表；圖4是映射步驟后得到的標(biāo)注了 critical屬性的邏輯單元塊級網(wǎng)表；圖5是布局布線步驟完成后的最終電路設(shè)計示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。FPGA硬件結(jié)構(gòu)方面的具體實施方式
如下:FPGA以現(xiàn)有的島形結(jié)構(gòu)為總體結(jié)構(gòu)，基本邏輯單元(BLE)基于查找表(LUT)結(jié)構(gòu)，可編程邏輯及布線開關(guān)的配置基于SRAM單元。鑒于在絕大多數(shù)應(yīng)用環(huán)境下，用戶對于FPGA的編程過程并不關(guān)心，對編程的速度也沒有過高的要求，因此本發(fā)明的FPGA的編程電路采用高閾值低功耗晶體管實現(xiàn)。FPGA中配置單元的作用在于配置基本邏輯單元(BLE)的邏輯功能和控制布線開關(guān)的狀態(tài)，F(xiàn)PGA —經(jīng)配置后配置單元的狀態(tài)保持不變，而配置單元本身并不屬于功能電路，對設(shè)計電路的性能沒有影響。FPGA中配置單元的面積比例高達(dá)約1/3，為了能有效的控制配置單元帶來的這部分不可忽視的靜態(tài)功耗，F(xiàn)PGA的所有配置單元均采用功耗盡可能低的高閾值晶體管實現(xiàn)。采用本發(fā)明的特點(diǎn)在于不影響電路性能的前提下，可以大大降低配置單元帶來的靜態(tài)功耗。FPGA的邏輯單元塊(LB)是靜態(tài)功耗的最主要來源，對此FPGA內(nèi)部以邏輯單元塊為單位，按照一定的布局和比例分別采用不同閾值的晶體管來實現(xiàn)。理論上關(guān)鍵路徑的面積平均僅占整個電路面積的約20%，因此FPGA內(nèi)部只需要較少比例的低閾值高性能邏輯單元塊即可滿足電路對性能上的要求，其余部分則采用高閾值低功耗邏輯單元塊以便控制電路的靜態(tài)功耗。如圖1所示，陰影方框表示低閾值高性能邏輯單元塊，無陰影方框表示高閾值低功耗邏輯單元塊。低閾值高性能的邏輯單元塊布局方式可以是分區(qū)式的，也可以是分布式的，或者是上述兩種形式兼而有之，具體的分布方式和比例應(yīng)根據(jù)FPGA面向的應(yīng)用領(lǐng)域，通過眾多應(yīng)用實例的統(tǒng)計分析而得出。不同閾值的邏輯單元塊的位置和比例信息寫入FPGA架構(gòu)文件，此文件將被配套的EDA設(shè)計方法利用，以提取該FPGA中不同閾值的邏輯單元塊的位置和比例信息。FPGA的輸入輸出單元(IOB)是靜態(tài)功耗的又一大來源，為了控制輸入輸出單元的靜態(tài)功耗，F(xiàn)PGA內(nèi)部以輸入輸出單元(IOB)為單位按照一定的布局和比例分別采用不同閾值晶體管來實現(xiàn)，如圖1所示，陰影矩形框表示低閾值高性能輸入輸出單元，無陰影矩形框表示高閾值低功耗輸入輸出單元。與邏輯單元塊類似，具體的分布方式和比例應(yīng)根據(jù)FPGA面向的應(yīng)用領(lǐng)域，通過眾多應(yīng)用實例的統(tǒng)計分析而得出。不同閾值的輸入輸出單元的位置和比例信息寫入FPGA架構(gòu)文件，此文件將被配套的EDA設(shè)計方法利用，以提取該款芯片中不同閾值的輸入輸出單元的位置和比例信息。配套的EDA設(shè)計方法技術(shù)方案如下:如圖2所示，配套的EDA設(shè)計方法流程包括綜合、映射和布局布線這幾個步驟。1、綜合步驟，讀取FPGA架構(gòu)文件，根據(jù)FPGA的硬件結(jié)構(gòu)進(jìn)行工藝映射，得到基本邏輯單元級的電路網(wǎng)表。接下來根據(jù)FPGA的單元庫進(jìn)行時序分析，標(biāo)定出電路的關(guān)鍵路徑及關(guān)鍵路徑上基本邏輯單元的關(guān)鍵度。在綜合步驟的輸出文件中，以criticality屬性表示基本邏輯單元的關(guān)鍵度，此屬性值為整數(shù)型。如圖3所示，當(dāng)criticality = O時,表示該基本邏輯單元處在非關(guān)鍵路徑上；當(dāng)criticality > O時表示該基本邏輯單元處在關(guān)鍵路徑上，基本邏輯單元的關(guān)鍵程度越大criticality的數(shù)值越大。2、映射步驟,讀取綜合步驟輸出的網(wǎng)表文件,識別出criticality > O的基本邏輯單元，即關(guān)鍵路徑上的基本邏輯單元，并做優(yōu)先處理，將這些關(guān)鍵路徑上的基本邏輯單元打包進(jìn)邏輯單元塊或輸入輸出單元，以criticality屬性表示邏輯單元塊或輸入輸出單元的關(guān)鍵度，其數(shù)值等于打包進(jìn)該邏輯單元塊或輸入輸出單元的全部基本邏輯單元的criticality之和，接下來按照常規(guī)方式打包非關(guān)鍵路徑上的基本邏輯單元和輸入輸出單元。本實例中映射步驟將圖3中虛線框內(nèi)的基本邏輯單元打包進(jìn)一個邏輯單元塊中。以critical屬性表示邏輯單元塊或輸入輸出單元是否為關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元，電路全部打包完畢后，初始化critical = false。接下來進(jìn)行邏輯單元塊級的網(wǎng)表時序分析并根據(jù)分析結(jié)果更新critical屬性的循環(huán)過程。即根據(jù)不同閾值邏輯單元塊和輸入輸出單元的時序模型進(jìn)行循環(huán)時序分析，以其能以最少的低閾值邏輯單元塊和輸入輸出單元完成設(shè)計。根據(jù)本發(fā)明的優(yōu)選實施方式，在映射步驟，時序分析過程中critical = true的邏輯單元塊和輸入輸出單元分別采用低閾值高性能的邏輯單元塊時序模型和低閾值高性能的輸入輸出單元時序模型(首次循環(huán)過程critical = true的邏輯單元塊和輸入輸出單元數(shù)目均為O) ,critical = false的邏輯單元塊和輸入輸出單元分別采用高閾值低功耗的邏輯單元塊時序模型和高閾值低功耗的輸入輸出單元時序模型。如果電路不滿足性能要求，則選取critical = false,且criticality值最大的邏輯單元塊或輸入輸出單元,設(shè)置該邏輯單元塊或輸入輸出單元的屬性critical = true,對critical屬性更新后的網(wǎng)表再次做時序分析，如果電路性能仍然達(dá)不到要求則循環(huán)執(zhí)行上述更新critical屬性的過程，直至電路的性能要求得到滿足終止循環(huán)，其流程如圖2映射步驟所示。以上的循環(huán)過程逐次將低閾值高性能邏輯單元塊或低閾值高性能輸入輸出單元替換進(jìn)電路的關(guān)鍵路徑，保證了以最少的低閾值高性能邏輯單元塊和低閾值高性能輸入輸出單元完成設(shè)計，在滿足性能要求的前提下，最大限度地降低了電路的功耗。以上循環(huán)過程結(jié)束后，得到如圖4所示的邏輯單元塊級電路網(wǎng)表，輸出網(wǎng)表文件中邏輯單元塊和輸入輸出單元的critical屬性將作為布局布線步驟的重要約束條件。3、布局布線步驟，在常規(guī)布局的基礎(chǔ)上添加如下的約束條件:屬性critical =true的邏輯單元塊只允許布局在FPGA芯片低閾值高性能邏輯單元塊的位置上；屬性critical = false的邏輯單元塊只允許布局在FPGA芯片高閾值低功耗邏輯單元塊的位置上；屬性critical = true的輸入輸出單元只允許布局在FPGA芯片低閾值高性輸入輸出單元的位置上；屬性critical = false的輸入輸出單元只允許布局在FPGA芯片高閾值低功耗輸入輸出單元的位置上。因上述約束條件的引入，將有效縮短布局過程的時間消耗。布局完成后進(jìn)行常規(guī)布線即可。完成布局布線后的電路設(shè)計示意圖如圖5所示。經(jīng)過上述的綜合、映射和布局布線后，EDA設(shè)計方法以常規(guī)方式產(chǎn)生碼流文件，下載至FPGA芯片中即最終完成了設(shè)計任務(wù)。以上所述的具體實施方式
，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，對于本領(lǐng)域的技術(shù)人員將十分易于理解。特別提出:以上所述僅為本發(fā)明的具體實施方式
而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于mult1-vt技術(shù)的低功耗FPGA，以島形結(jié)構(gòu)為總體結(jié)構(gòu)，基本邏輯單元(BLE)基于查找表(LUT)結(jié)構(gòu)，可編程邏輯及布線開關(guān)的配置基于SRAM單元，其特征在于，包含如下硬件結(jié)構(gòu): FPGA的編程電路及所有SRAM配置單元均采用高閾值低功耗晶體管實現(xiàn)； FPGA內(nèi)部以邏輯單元塊為單位，根據(jù)芯片面向的應(yīng)用領(lǐng)域，通過眾多應(yīng)用實例的統(tǒng)計分析得出一定的布局和比例，分別采用不同閾值的晶體管來實現(xiàn)； FPGA內(nèi)部以輸入輸出單元為單位，根據(jù)芯片面向的應(yīng)用領(lǐng)域，通過眾多應(yīng)用實例的統(tǒng)計分析得出一定的布局和比例，分別采用不同閾值晶體管實現(xiàn)。
2.根據(jù)權(quán)利要求1所述的基于mult1-Vt技術(shù)的低功耗FPGA，其中用于實現(xiàn)邏輯單元塊的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管。
3.根據(jù)權(quán)利要求2所述的基于mult1-Vt技術(shù)的低功耗FPGA，其中低閾值高性能的邏輯單元塊布局方式是分區(qū)式、分布式、或者分區(qū)式與分布式兼而有之。
4.根據(jù)權(quán)利要求1所述的基于mult1-Vt技術(shù)的低功耗FPGA,其中用于實現(xiàn)輸入輸出單元的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管。
5.根據(jù)權(quán)利要求4所述的基于mult1-Vt技術(shù)的低功耗FPGA，其中低閾值高性能的輸入輸出單兀的布局方式是分區(qū)式、分布式、或者分區(qū)式與分布式兼而有之。
6.根據(jù)權(quán)利要求1所述的基于mult1-Vt技術(shù)的低功耗FPGA，將不同閾值單元的布局和比例信息寫入FPGA架構(gòu)文件。
7.一種與權(quán)利要求1所述的低功耗FPGA相配套的EDA設(shè)計方法，其特征在于包含如下步驟:合步驟，包括: 讀取FPGA架構(gòu)文件，根據(jù)FPGA的硬件結(jié)構(gòu)進(jìn)行工藝映射，得到基本邏輯單元級的電路網(wǎng)表， 對工藝映射后的網(wǎng)表進(jìn)行時序分析，識別出關(guān)鍵路徑，并在關(guān)鍵路徑上各個基本邏輯單元的屬性中注明該單元的關(guān)鍵度； I1.映射步驟，包括: 優(yōu)先將關(guān)鍵路徑上的基本邏輯單元打包進(jìn)邏輯單元塊或輸入輸出單元，接下來將非關(guān)鍵路徑上的基本邏輯單元打包進(jìn)邏輯單元塊或輸入輸出單元， 通過時序分析在邏輯單元塊和輸入輸出單元的屬性中注明該單元塊是否為關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元， 根據(jù)不同閾值邏輯單元塊和輸入輸出單元的時序模型進(jìn)行循環(huán)時序分析，以最少的低閾值高性能邏輯單元塊和輸入輸出單元完成設(shè)計； II1.布局布線步驟: 其中以邏輯單元塊和輸入輸出單元是否為關(guān)鍵單元為約束條件進(jìn)行布局，然后進(jìn)行布線并產(chǎn)生碼流文件，下載至FPGA芯片中。
8.根據(jù)權(quán)利要求7所述的EDA設(shè)計方法，其特征在于，在綜合步驟中對工藝映射后的網(wǎng)表進(jìn)行時序分析，設(shè)定關(guān)鍵路徑上基本邏輯單元的屬性criticality > O，設(shè)定非關(guān)鍵路徑上基本邏輯單元的屬性criticality = O。
9.根據(jù)權(quán)利要求7所述的EDA設(shè)計方法，其中用于實現(xiàn)邏輯單元塊的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管，在進(jìn)行循環(huán)時序分析時，循環(huán)過程逐次將低閾值高性能晶體管實現(xiàn)的邏輯單元塊替換進(jìn)電路的關(guān)鍵路徑。
10.根據(jù)權(quán)利要求7所述的EDA設(shè)計方法，其中用于實現(xiàn)輸入輸出單元的晶體管包括低閾值高性能晶體管和高閾值低功耗晶體管，在進(jìn)行循環(huán)時序分析時，循環(huán)過程逐次將低閾值高性能晶體管實現(xiàn)的輸入輸出單元替換進(jìn)電路的關(guān)鍵路徑。
11.根據(jù)權(quán)利要求7所述的EDA設(shè)計方法，其特征在于，布局布線步驟中，讀取FPGA架構(gòu)文件中的信息，在常規(guī)布局的基礎(chǔ)上添加如下的約束條件:屬性critical = true的邏輯單元塊只允許布局在FPGA低閾值高性能邏輯單元塊的位置上,屬性critical = false的邏輯單元塊只允許布局在FPGA高閾值低功耗邏輯單元塊的位置上。
12.根據(jù)權(quán) 利要求7所述的EDA設(shè)計方法，其特征在于，布局布線步驟中，讀取FPGA架構(gòu)文件中的信息，在常規(guī)布局的基礎(chǔ)上添加如下的約束條件:屬性critical = true的輸入輸出單元只允許布局在FPGA低閾值高性輸入輸出單元的位置上；屬性critical = false的輸入輸出單兀只允許布局在FPGA高閾值低功耗輸入輸出單兀的位置上。
全文摘要
本發(fā)明公開了一種基于Multi-Vt技術(shù)的低功耗FPGA及配套EDA設(shè)計方法，屬于現(xiàn)場可編程門陣列(FPGA)及電子設(shè)計自動化(EDA)設(shè)計技術(shù)領(lǐng)域。本發(fā)明的FPGA以現(xiàn)有的島形結(jié)構(gòu)為總體結(jié)構(gòu)，基本邏輯單元(BLE)基于查找表(LUT)結(jié)構(gòu)，可編程邏輯及布線開關(guān)的配置基于SRAM單元。本發(fā)明的特征在于FPGA芯片的編程電路及所有的SRAM配置單元均采用高閾值低功耗晶體管實現(xiàn)；FPGA芯片的輸入輸出單元和邏輯單元塊根據(jù)芯片面向的應(yīng)用領(lǐng)域，通過眾多應(yīng)用實例的統(tǒng)計分析得出一定的布局和比例，分別采用不同閾值晶體管實現(xiàn)；綜合步驟對基本邏輯單元級網(wǎng)表進(jìn)行時序分析并標(biāo)注關(guān)鍵路徑和基本邏輯單元的關(guān)鍵度；映射步驟根據(jù)基本邏輯單元的關(guān)鍵度進(jìn)行打包并標(biāo)注打包后的邏輯單元塊和輸入輸出單元是否屬于關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元；布局布線步驟中以邏輯單元塊和輸入輸出單元是否為關(guān)鍵邏輯單元塊或關(guān)鍵輸入輸出單元為約束條件進(jìn)行布局。本發(fā)明在基本不影響電路性能的前提下，將大大降低電路的靜態(tài)功耗，從而降低電路的總體功耗。
文檔編號G06F17/50GK103106291SQ20111036121
公開日2013年5月15日 申請日期2011年11月15日 優(yōu)先權(quán)日2011年11月15日
發(fā)明者郭旭峰, 劉貴宅, 李艷, 于芳 申請人:中國科學(xué)院微電子研究所