多電源供電選擇電路的制作方法
【專利摘要】本發(fā)明公開了一種多電源供電選擇電路，其包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、和第七晶體管。本發(fā)明的多電源供電選擇電路在燒寫電源與燒寫節(jié)點(diǎn)通路上只設(shè)置一個(gè)晶體管即可，其可以大大地減少燒寫電源與燒寫節(jié)點(diǎn)通路上的晶體管的數(shù)量，從而大大縮減晶體管的面積，在同等導(dǎo)通阻抗的情況下，其可以實(shí)現(xiàn)4倍的面積縮減，從而減少整個(gè)電路的面積。
【專利說明】多電源供電選擇電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及可編程器件領(lǐng)域，特別是涉及一種片上系統(tǒng)向可編程器件進(jìn)行燒錄時(shí)需要使用的多電源供電選擇電路。
【背景技術(shù)】
[0002]可編程器件一般可以進(jìn)行燒錄，以使可編程器件按照燒錄的內(nèi)容執(zhí)行相應(yīng)的功能。當(dāng)片上系統(tǒng)在對可編程器件進(jìn)行燒錄時(shí)，需要利用選擇電路，例如多電源供電選擇電路、可編程邏輯編程供電電路、Flash燒寫供電電路、或者OTP燒寫供電電路等等，以向可編程器件弓I入高電壓從而對可編程器件進(jìn)行燒錄。
[0003]圖1為一種現(xiàn)有的多電源供電選擇電路的電路示意圖。如圖1所示，多電源供電選擇電路10包括PMOS晶體管MPl、PMOS晶體管MP2、PMOS晶體管MP3、NMOS晶體管MNl、NMOS晶體管麗2、電阻11、電阻12、電阻13、電阻14、負(fù)載電容15、低壓差線性穩(wěn)壓器(LowDropout Regulator, LDO) 16、反相器17、電容18、燒寫電源Vprog、電源VDD、電源選擇信號Power_Selο
[0004]其中，PMOS晶體管MPl的漏極電性連接燒寫電源Vprog，且燒寫電源Vprog與PMOS晶體管MPl的漏極之間的節(jié)點(diǎn)a通過電阻11接地。PMOS晶體管MPl的源極與PMOS晶體管MP2的源極電性連接在一起，且PMOS晶體管MPl的柵極與PMOS晶體管MP2的柵極電性連接在一起，而PMOS晶體管MPl的源極與PMOS晶體管MP2的源極之間的節(jié)點(diǎn)b通過電阻12電性連接至PMOS晶體管MPl的柵極與PMOS晶體管MP2的柵極之間的節(jié)點(diǎn)C。節(jié)點(diǎn)c通過電阻13電性連接至NMOS晶體管MNl的漏極，NMOS晶體管MNl的源極接地，而NMOS晶體管麗I的柵極電性連接電源選擇信號Power_Sel。NMOS晶體管麗2的柵極通過反相器17電性連接至電源選擇信號PoWer_Sel、其源極接地，而其漏極通過電阻14電性連接至PMOS晶體管MP2的漏極。PMOS晶體管MP3的源極電性連接至PMOS晶體管MP2的漏極，其源極電性連接至低壓差線性穩(wěn)壓器16的輸出端，且其源極進(jìn)一步通過電容18而接地，而其柵極電性連接至NMOS晶體管麗2的漏極。低壓差線性穩(wěn)壓器16的輸入端電性連接電源VDD。而PMOS晶體管MP2的漏極進(jìn)一步作為燒寫節(jié)點(diǎn)flash，其通過負(fù)載電容15而接地。
[0005]當(dāng)燒寫電源Vprop沒有加載時(shí)，節(jié)點(diǎn)a上的電壓被電阻11拉低至地電平。此時(shí)，電源選擇信號Power_Sel處于低電平，因此NMOS晶體管麗I相應(yīng)地處于截止?fàn)顟B(tài)，而由于反相器17的作用，NMOS晶體管麗2處于導(dǎo)通狀態(tài)。由于NMOS晶體管麗I處于截止?fàn)顟B(tài)，而PMOS晶體管MPl和PMOS晶體管MP2的源極與柵極通過電阻12而短接，因此PMOS晶體管MPl和PMOS晶體管MP2處于截止?fàn)顟B(tài)。由于PMOS晶體管MPl和PMOS晶體管MP2處于截止?fàn)顟B(tài)，因此其切斷了燒寫電源Vprop到燒寫節(jié)點(diǎn)flash之間的通路。同時(shí)，由于NMOS晶體管麗2處于導(dǎo)通狀態(tài)，因此PMOS晶體管MP3的柵極通過導(dǎo)通的NMOS晶體管麗2而接地，即PMOS晶體管MP3的柵極上的電壓被拉低至地電平，則PMOS晶體管MP3處于導(dǎo)通狀態(tài)，低壓差線性穩(wěn)壓器16所產(chǎn)生的電壓通過導(dǎo)通的PMOS晶體管MP3而傳輸至燒寫節(jié)點(diǎn)flash。
[0006]當(dāng)燒寫電源Vprop被加載時(shí)，通常燒寫電源Vprop的電壓比電源VDD的電壓要高，因此在設(shè)計(jì)時(shí)需要特別避免從燒寫電源Vprop至電源VDD和低壓差線性穩(wěn)壓器16之間的饋通。此時(shí)，電源選擇信號Power_Sel處于高電平，則NMOS晶體管麗I處于導(dǎo)通狀態(tài)，而由于反相器17的作用，NMOS晶體管MN2處于截止?fàn)顟B(tài)。由于NMOS晶體管MNl處于導(dǎo)通狀態(tài)，而PMOS晶體管MPl和PMOS晶體管MP2由于電阻12和電阻13所組成的分壓電路的作用而處于導(dǎo)通狀態(tài)，因此燒寫電源Vprop加載的電壓通過導(dǎo)通的PMOS晶體管MPl和PMOS晶體管MP2而傳輸至燒寫節(jié)點(diǎn)flash。此外，由于，由于NMOS晶體管麗2處于截止?fàn)顟B(tài)，且PMOS晶體管MP3的柵極和源極通過電阻14而短接在一起，因此PMOS晶體管MP3處于截止?fàn)顟B(tài)，因此低壓差線性穩(wěn)壓器16的輸出電壓并不會(huì)傳輸至燒寫節(jié)點(diǎn)flash。燒寫節(jié)點(diǎn)flash上的電壓為燒寫電源Vprop加載的電壓，而由于燒寫電源Vprop加載的電壓比電源VDD的電壓要高，即燒寫電源Vprop加載的電壓等于燒寫節(jié)點(diǎn)flash上的電壓，且其大于電源VDD的電壓，而電源VDD的電壓肯定大于低壓差線性穩(wěn)壓器16的輸出電壓，因此PMOS晶體管MP3是處于完全的截止?fàn)顟B(tài)，則燒寫電源Vprop至低壓差線性穩(wěn)定器16之間沒有饋通，且燒寫電源Vprop至電源VDD之間也沒有饋通。
[0007]但是，當(dāng)片上系統(tǒng)處于編程/燒寫狀態(tài)時(shí)，即對可編程器件進(jìn)行編程/燒寫時(shí)，需要提供比較大的電流，因此在多電源供電選擇電路上會(huì)有最大通路電阻的限制，即限制燒寫電源Vprop至燒寫節(jié)點(diǎn)flash之間的通路在導(dǎo)通時(shí)的電阻，在此，主要是背靠背的PMOS晶體管MPl和PMOS晶體管MP2導(dǎo)通時(shí)的電阻。由于電流在通過背靠背的PMOS晶體管MPl和PMOS晶體管MP2時(shí)會(huì)產(chǎn)生電壓降，其會(huì)影響燒寫節(jié)點(diǎn)flash的有效電壓，從而影響編程/燒寫的效果。假設(shè)多電源供電選擇電路允許的最大通路電阻為R0，而對應(yīng)最大通路電阻RO的一個(gè)PMOS晶體管的面積為a，則由于PMOS晶體管MPl和PMOS晶體管MP2是串聯(lián)在一起，因此PMOS晶體管MPl和PMOS晶體管MP2中的每一個(gè)晶體管的面積必須大于等于2a，PMOS晶體管MPl和PMOS晶體管MP2兩個(gè)晶體管的總面積則大于等于4a，才能保證串聯(lián)的PMOS晶體管MPl和PMOS晶體管MP2在導(dǎo)通狀態(tài)下的電阻之和小于等于R0。也就是說，在此需要用4倍面積的PMOS晶體管MPl和PMOS晶體管MP2兩個(gè)晶體管，才能獲得符合要求的導(dǎo)通電阻，其無疑會(huì)增大整個(gè)電路的面積，且額外增加了成本。
【發(fā)明內(nèi)容】
[0008]本發(fā)明主要解決的技術(shù)問題是提供一種多電源供電選擇電路，其能夠減少燒寫電源與燒寫節(jié)點(diǎn)通路上的晶體管的數(shù)量，從而可以大大縮減晶體管的面積。
[0009]為解決上述技術(shù)問題，本發(fā)明采用的一個(gè)技術(shù)方案是:提供一種多電源供電選擇電路，其包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、和第七晶體管。所述第一晶體管的漏極電性連接至燒寫電源，其中，所述第一晶體管的漏極與所述燒寫電源之間的節(jié)點(diǎn)定義為第一節(jié)點(diǎn)。所述第二晶體管的漏極電性連接至內(nèi)部電源，其柵極與源極電性連接在一起，且進(jìn)一步電性連接至所述第一晶體管的源極，其中，所述第二晶體管的柵極和源極以及所述第一晶體管的源極之間的節(jié)點(diǎn)定義為第二節(jié)點(diǎn)。所述第三晶體管的源極電性連接至所述第一節(jié)點(diǎn)，其背柵極電性連接至所述第二節(jié)點(diǎn)，且其柵極通過第一電阻電性連接至所述第二節(jié)點(diǎn)，而其漏極作為燒寫節(jié)點(diǎn)。所述第四晶體管的源極電性連接至所述燒寫節(jié)點(diǎn)，其柵極通過第二電阻電性連接至其源極，而其漏極通過低壓差線性穩(wěn)壓器而電性連接至所述內(nèi)部電源。所述第五晶體管的柵極接收電源選擇信號，其源極接地，而其漏極通過分壓電路電性連接至所述第一晶體管的源極，其中，所述第一晶體管的柵極電性連接在所述分壓電路中的分壓節(jié)點(diǎn)。所述第六晶體管的柵極接收所述電源選擇信號，其源極接地，而其漏極電性連接第三晶體管的柵極。所述第七晶體管的柵極通過反相器而電性連接所述電源選擇信號，其源極接地，而其漏極電性連接所述第四晶體管的柵極。其中，所述第一晶體管、所述第二晶體管、所述第三晶體管、和所述第四晶體管分別為第一類型晶體管，而所述第五晶體管、所述第六晶體管、和所述第七晶體管分別為與所述第一類型晶體管相反的第二類型晶體管。
[0010]其中，所述第一類型晶體管為PMOS晶體管，而所述第二類型晶體管為NMOS晶體管。
[0011]其中，所述分壓電路包括第三電阻和第四電阻。其中，所述第三電阻和所述第四電阻串聯(lián)在一起，且所述第三電阻與第四電阻之間的節(jié)點(diǎn)作為所述分壓節(jié)點(diǎn)。
[0012]其中，所述第一晶體管的柵極通過所述第三電阻而電性連接所述第一晶體管的源極。
[0013]其中，所述多電源供電選擇電路進(jìn)一步包括第六電阻，其電性連接在所述第一節(jié)點(diǎn)與地之間。
[0014]其中，所述多電源供電選擇電路進(jìn)一步包括負(fù)載電容，其電性連接在所述燒寫節(jié)點(diǎn)與地之間。
[0015]其中，所述多電源供電選擇電路進(jìn)一步包括電容，其電性連接在所述第四晶體管的漏極與地之間。
[0016]本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明的多電源供電選擇電路可以減少燒寫電源VpiOp與燒寫節(jié)點(diǎn)Flash通路上的晶體管的數(shù)量，從而可以大大縮減晶體管的面積，在同等導(dǎo)通阻抗的情況下，可以實(shí)現(xiàn)4倍的面積縮減，從而減少整個(gè)電路的面積。
【專利附圖】
【附圖說明】
[0017]圖1是一種現(xiàn)有的多電源供電選擇電路的電路示意圖；以及
[0018]圖2是本發(fā)明實(shí)施例的多電源供電選擇電路的電路示意圖。
【具體實(shí)施方式】
[0019]圖2為本發(fā)明實(shí)施例的多電源供電選擇電路的電路示意圖。如圖2所示，本發(fā)明實(shí)施例的多電源供電選擇電路200包括晶體管210、晶體管220、晶體管230、晶體管240、晶體管250、晶體管260、和晶體管270。其中，晶體管210、晶體管220、晶體管230、和晶體管240分別為第一類型晶體管，在本實(shí)施例中，其可分別為PMOS晶體管；而晶體管250、晶體管260、和晶體管270分別為與第一類型晶體管相反的第二類型晶體管，在本實(shí)施例中，其可分別為NMOS晶體管。
[0020]具體地，晶體管210的漏極電性連接至燒寫電源Vprop，而晶體管210的漏極與燒寫電源Vprop之間的節(jié)點(diǎn)A可以進(jìn)一步通過電阻211而接地。而晶體管210的源極可以通過分壓電路280而電性連接至晶體管250的漏極，且晶體管210的柵極電性連接在分壓電路280中的分壓節(jié)點(diǎn)B。[0021]其中，分壓電路280可以由電阻281和電阻282所組成，電阻281和電阻282串聯(lián)在一起，且電阻281和電阻282之間的節(jié)點(diǎn)B作為分壓電路280中的分壓節(jié)點(diǎn)。也就是說，晶體管210的柵極通過電阻281而電性連接其源極。
[0022]晶體管220的漏極電性連接至內(nèi)部電源VDD，其柵極與源極電性連接在一起，且進(jìn)一步電性連接至晶體管210的源極，在此，可以定義晶體管220的柵極和源極以及晶體管210的源極之間的連接點(diǎn)為節(jié)點(diǎn)C。
[0023]晶體管230的源極電性連接至節(jié)點(diǎn)A，其背柵極電性連接至節(jié)點(diǎn)C，而其柵極通過電阻231而電性連接至節(jié)點(diǎn)C，而其漏極是作為燒寫節(jié)點(diǎn)Flash。優(yōu)選地，燒寫節(jié)點(diǎn)Flash可以進(jìn)一步通過負(fù)載電容235而接地。
[0024]晶體管240的源極電性連接至燒寫節(jié)點(diǎn)Flash，其柵極通過電阻241而電性連接至其源極，其漏極通過低壓差線性穩(wěn)壓器290而電性連接至內(nèi)部電源VDD。換句話說，低壓差線性穩(wěn)壓器290的輸入端電性連接內(nèi)部電源VDD，而低壓差線性穩(wěn)壓器290的輸出端電性連接晶體管240的漏極，以使晶體管240的漏極可以接收低壓差線性穩(wěn)壓器290的輸出電壓VLDO0其中，抵壓差線性穩(wěn)壓器290的輸出電壓VLDO小于內(nèi)部電源VDD的電壓值。此外，晶體管240的漏極可以進(jìn)一步通過電容245而接地。
[0025]晶體管250的柵極電性連接電源選擇信號Power_Sel，其源極接地，而其漏極是通過分壓電路280而電性連接晶體管210的源極。
[0026]晶體管260的柵極電性連接電源選擇信號Power_Sel，其源極接地，而其漏極電性連接至晶體管230的柵極。
[0027]晶體管270的柵極通過反相器271而電性連接電源選擇信號PoWer_Sel，其源極接地，而其漏極電性連接晶體管240的柵極。
[0028]以下將具體地介紹本發(fā)明實(shí)施例的多電源供電選擇電路的工作原理。
[0029]當(dāng)燒寫電源Vprop沒有加載時(shí)，則節(jié)點(diǎn)A上的電壓會(huì)被電阻211拉低至地電平。此時(shí)，電源選擇信號PoWer_Sel處于低電平，由于晶體管250、晶體管260和晶體管270為NMOS晶體管，則晶體管250和晶體管260處于完全截止?fàn)顟B(tài)；同時(shí)，由于反相器271的作用，則晶體管270處于完全導(dǎo)通狀態(tài)。
[0030]由于晶體管250處于完全截止?fàn)顟B(tài)，且由于晶體管210的柵極和源極被電阻281所短接且晶體管210為PMOS晶體管，因此晶體管210處于截止?fàn)顟B(tài)。由于節(jié)點(diǎn)C的電壓(即晶體管230的背柵極上的電壓)完全取決于節(jié)點(diǎn)A(即燒寫電源Vprop加載處)和內(nèi)部電源VDD中相對比較高的電壓，而在此時(shí)，由于燒寫電源Vprop并沒有加載，則內(nèi)部電源VDD高于節(jié)點(diǎn)A上的電壓，而晶體管220的柵極與源極電性連接在一起，因此節(jié)點(diǎn)C的電壓大約等于內(nèi)部電源VDD減去晶體管220的體二極管的電壓降，即節(jié)點(diǎn)C的電壓大約等于內(nèi)部電源VDD。
[0031]由于晶體管260處于完全截止?fàn)顟B(tài)，而晶體管230的柵極通過電阻231電性連接至節(jié)點(diǎn)C，因此晶體管230的柵極上的電壓等于節(jié)點(diǎn)C的電壓。由于晶體管270處于完全導(dǎo)通狀態(tài)，而晶體管240的柵極通過導(dǎo)通的晶體管270而接地，且晶體管240為PMOS晶體管，因此晶體管240處于導(dǎo)通狀態(tài)。此時(shí)，晶體管230的源極接地，而其漏極通過導(dǎo)通的晶體管240而連接低壓差線性穩(wěn)壓器290的輸出端，因此晶體管230的漏極上的電壓等于低壓差線性穩(wěn)壓器290的輸出電壓VLD0。由于低壓差線性穩(wěn)壓器290的輸出電壓VLDO —般會(huì)比內(nèi)部電源VDD的電壓值小IV以上，因此晶體管230的漏極上的電壓低于節(jié)點(diǎn)C上的電壓和晶體管230的柵極上的電壓，且晶體管230為PMOS晶體管，則其可以保證晶體管230處于截止?fàn)顟B(tài)。
[0032]而當(dāng)燒寫電源Vprop加載時(shí)，則節(jié)點(diǎn)A上的電壓高于內(nèi)部電源VDD的電壓，因此當(dāng)電源選擇信號PoWer_Sel變成高電平時(shí)，由于晶體管250、晶體管260和晶體管270為NMOS晶體管，則晶體管250和晶體管260處于完全導(dǎo)通狀態(tài)；同時(shí)，由于反相器271的作用，則晶體管270處于完全截止?fàn)顟B(tài)。
[0033]由于晶體管250處于完全導(dǎo)通狀態(tài),而晶體管210由于分壓電路280的作用，因此其處于導(dǎo)通狀態(tài)。
[0034]此時(shí)，節(jié)點(diǎn)C由于晶體管210的導(dǎo)通而 等于節(jié)點(diǎn)A所加載的燒寫電源Vprop的電壓。晶體管230的源極電性連接節(jié)點(diǎn)Α，因此其上的電壓也等于節(jié)點(diǎn)A所加載的燒寫電源Vprop的電壓；而晶體管230的柵極通過完全導(dǎo)通的晶體管260而接地，且晶體管230為PMOS晶體管，因此晶體管230處于完全導(dǎo)通狀態(tài)。燒寫節(jié)點(diǎn)Flash上的電壓等于節(jié)點(diǎn)A所加載燒寫電源Vprop的電壓。
[0035]此時(shí)，晶體管220的源極上的電壓由于晶體管210導(dǎo)通而等于節(jié)點(diǎn)A所加載的燒寫電源Vprop的電壓，而其漏極上的電壓等于內(nèi)部電源VDD所提供的電壓，而由于加載的燒寫電源Vprop的電壓一般都會(huì)大于內(nèi)部電源VDD所提供的電壓，因此晶體管220的體二極管是處于反向偏置狀態(tài)，因此，在燒寫電源Vprop加載時(shí)，燒寫電源Vprop與內(nèi)部電源VDD之間并不存在任何的通路。
[0036]且，由于燒寫節(jié)點(diǎn)Flash上的電壓由于完全導(dǎo)通的晶體管230而等于節(jié)點(diǎn)A所加載的燒寫電源Vprop的電壓，晶體管240的源極電性連接燒寫節(jié)點(diǎn)Flash，其柵極由于晶體管270處于完全截止?fàn)顟B(tài)而通過電阻241短接源極，其漏極接收低壓差線性穩(wěn)壓器290的輸出電壓VLD0，其小于燒寫電源Vprop的電壓，因此晶體管240的體二極管也處于反向偏置狀態(tài)，因此，在燒寫電源Vprop加載時(shí),燒寫電源Vprop與低壓差線性穩(wěn)壓器290的輸出電壓VLDO之間也不存在任何的通路。
[0037]在加載燒寫電源Vprop時(shí),燒寫電源Vprop至燒寫節(jié)點(diǎn)Flash之間的大電流通路中只存在一個(gè)PMOS晶體管，即導(dǎo)通的晶體管230，而并非如現(xiàn)有技術(shù)一樣存在兩個(gè)PMOS晶體管，因此在本發(fā)明中，可以減少燒寫電源Vprop與燒寫節(jié)點(diǎn)Flash通路上的晶體管的數(shù)量，從而可以大大縮減晶體管的面積，在同等導(dǎo)通阻抗的情況下，可以實(shí)現(xiàn)4倍的面積縮減，從而減少整個(gè)電路的面積。
[0038]雖然，在本發(fā)明實(shí)施例中，各個(gè)第一類型晶體管的開關(guān)驅(qū)動(dòng)方式是用電阻分壓的方式而實(shí)現(xiàn)，但是，本領(lǐng)域技術(shù)人員可以理解的是，各個(gè)第一類型晶體管的開關(guān)驅(qū)動(dòng)方式也可以采用其他的開關(guān)驅(qū)動(dòng)電路來代替，例如邏輯門、推挽輸出級等等方式。此外，本領(lǐng)域技術(shù)人員可以的是，在燒寫電源Vprop至內(nèi)部電源VDD的通路上，晶體管220也可以工作在開關(guān)狀態(tài)，只是加多一路開關(guān)控制電路以控制晶體管220的開關(guān)。
[0039]以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種多電源供電選擇電路，其特征在于，包括: 第一晶體管，其漏極電性連接至燒寫電源，其中，所述第一晶體管的漏極與所述燒寫電源之間的節(jié)點(diǎn)定義為第一節(jié)點(diǎn)； 第二晶體管，其漏極電性連接至內(nèi)部電源，其柵極與源極電性連接在一起，且進(jìn)一步電性連接至所述第一晶體管的源極，其中，所述第二晶體管的柵極和源極以及所述第一晶體管的源極之間的節(jié)點(diǎn)定義為第二節(jié)點(diǎn)； 第三晶體管，其源極電性連接至所述第一節(jié)點(diǎn)，其背柵極電性連接至所述第二節(jié)點(diǎn)，且其柵極通過第一電阻電性連接至所述第二節(jié)點(diǎn)，而其漏極作為燒寫節(jié)點(diǎn)； 第四晶體管，其源極電性連接至所述燒寫節(jié)點(diǎn)，其柵極通過第二電阻電性連接至其源極，而其漏極通過低壓差線性穩(wěn)壓器而電性連接至所述內(nèi)部電源； 第五晶體管，其柵極接收電源選擇信號，其源極接地，而其漏極通過分壓電路電性連接至所述第一晶體管的源極，其中，所述第一晶體管的柵極電性連接在所述分壓電路中的分壓節(jié)點(diǎn)； 第六晶體管，其柵極接收所述電源選擇信號，其源極接地，而其漏極電性連接第三晶體管的柵極； 第七晶體管，其柵極通過反相器而電性連接所述電源選擇信號，其源極接地，而其漏極電性連接所述第四晶體管的柵極； 其中，所述第一晶體管、所述第二晶體管、所述第三晶體管、和所述第四晶體管分別為第一類型晶體管，而所述第五晶體管、所述第六晶體管、和所述第七晶體管分別為與所述第一類型晶體管相反的第二類型晶體管。
2.根據(jù)權(quán)利要求1所述的多電源供電選擇電路，其特征在于，所述第一類型晶體管為PMOS晶體管,而所述第二類型晶體管為NMOS晶體管。
3.根據(jù)權(quán)利要求2所述的多電源供電選擇電路，其特征在于，所述分壓電路包括: 第二電阻， 第四電阻，其中，所述第三電阻和所述第四電阻串聯(lián)在一起，且所述第三電阻與第四電阻之間的節(jié)點(diǎn)作為所述分壓節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求3所述的多電源供電選擇電路，其特征在于，所述第一晶體管的柵極通過所述第三電阻而電性連接所述第一晶體管的源極。
5.根據(jù)權(quán)利要求2所述的多電源供電選擇電路，其特征在于，進(jìn)一步包括: 第六電阻，其電性連接在所述第一節(jié)點(diǎn)與地之間。
6.根據(jù)權(quán)利要求2所述的多電源供電選擇電路，其特征在于，進(jìn)一步包括: 負(fù)載電容，其電性連接在所述燒寫節(jié)點(diǎn)與地之間。
7.根據(jù)權(quán)利要求2所述的多電源供電選擇電路，其特征在于，進(jìn)一步包括: 電容，其電性連接在所述第四晶體管的漏極與地之間。
【文檔編號】G05F1/56GK104020809SQ201310594751
【公開日】2014年9月3日 申請日期:2013年11月21日 優(yōu)先權(quán)日:2013年2月28日
【發(fā)明者】朱煒禮 申請人:東莞賽微微電子有限公司