一種移位寄存電路單元、移位寄存電路及顯示面板的制作方法

本發(fā)明涉及顯示掃描技術(shù)領(lǐng)域，更為具體的說，涉及一種移位寄存電路單元、移位寄存電路及顯示面板。

背景技術(shù)：

隨著電子技術(shù)的發(fā)展，顯示裝置已被廣泛應(yīng)用于各行領(lǐng)域和各種電子產(chǎn)品中，成為人們生活和工作不可或缺的一部分，如電視、手機(jī)、電腦、個人數(shù)字助理等?，F(xiàn)有的顯示裝置中，顯示裝置包括有移位寄存電路，移位寄存電路主要用于掃描多級掃描線，以通過掃描多級掃描線而對與掃描線電連接的像素陣列進(jìn)行掃描，進(jìn)而配合其他線路結(jié)構(gòu)而進(jìn)行畫面的顯示。由于人們對移位寄存電路多樣性的需求，因此移位寄存電路的設(shè)計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種移位寄存電路單元、移位寄存電路及顯示面板，通過輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊、輸出模塊、第一輸出端和第二輸出端的相互配合，實現(xiàn)掃描和移位的目的，移位寄存電路單元結(jié)構(gòu)簡單，適合顯示面板窄邊框的設(shè)計趨勢。

為實現(xiàn)上述目的，本發(fā)明提供的技術(shù)方案如下：

一種移位寄存電路單元，包括：輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊和輸出模塊；

所述輸入模塊響應(yīng)于第一時鐘信號端的信號，控制第一信號端和第一節(jié)點之間的接通狀態(tài)；以及，所述輸入模塊響應(yīng)于第二信號端的信號，控制所述第二信號端和第二節(jié)點之間的接通狀態(tài)；

所述上拉模塊響應(yīng)于第三信號端的信號，控制第一電平端和第二節(jié)點之間的接通狀態(tài)；以及，所述上拉模塊響應(yīng)于所述第二節(jié)點的信號，控制所述第一電平端和第一節(jié)點之間的接通狀態(tài)；

所述第一耦合模塊用于將第二時鐘信號端的信號耦合至所述第一節(jié)點；所述第二耦合模塊用于將第二輸出端的信號耦合至所述第二節(jié)點；

以及，所述輸出模塊響應(yīng)于所述第一節(jié)點的信號，分別控制第二電平端和第一輸出端之間的接通狀態(tài)，與控制所述第一電平端和所述第二輸出端之間的接通狀態(tài)；以及，所述輸出模塊響應(yīng)于所述第二節(jié)點的信號，分別控制所述第一電平端和所述第一輸出端之間的接通狀態(tài)，與控制所述第二時鐘信號端和第二輸出端之間的接通狀態(tài)，其中，所述第一電平端和所述第二電平端輸出的電平信號相反，所述第一時鐘信號端和第二時鐘信號端輸出的時鐘信號相反。

可選的，所述輸入模塊包括：第一晶體管和第二晶體管；

所述第一晶體管的柵極連接至所述第一時鐘信號端，所述第一晶體管的第一端連接至所述第一信號端，所述第一晶體管的第二端連接至所述第一節(jié)點；所述第二晶體管的柵極和第一端均連接至所述第二信號端，所述第二晶體管的第二端連接至所述第二節(jié)點。

可選的，所述上拉模塊包括：第三晶體管和第四晶體管；

所述第三晶體管的柵極連接至所述第三信號端，所述第三晶體管的第一端連接至所述第一電平端，所述第三晶體管的第二端連接至所述第二節(jié)點；

所述第四晶體管的柵極連接至所述第二節(jié)點，所述第四晶體管的第一端連接至所述第一電平端，所述第四晶體管的第二端連接至所述第一節(jié)點。

可選的，所述第三信號端與第一節(jié)點相連。

可選的，所述上拉模塊還包括：連接至所述第三晶體管和第二節(jié)點之間的第五晶體管；

所述第五晶體管的柵極連接至所述第一時鐘信號端，所述第五晶體管的第一端連接至所述第三晶體管的第二端，所述第五晶體管的第二端連接至所述第二節(jié)點。

可選的，所述第三信號端與第一信號端相連。

可選的，所述上拉模塊還包括：第六晶體管和第七晶體管；

所述第六晶體管的柵極連接至所述第一輸出端，所述第六晶體管的第一端連接至所述第一電平端，所述第六晶體管的第二端連接至所述第七晶體管的第一端；所述第七晶體管的柵極連接至所述第二時鐘信號端，所述第七晶體管的第二端連接至所述第二節(jié)點。

可選的，所述輸出模塊包括：第八晶體管、第九晶體管、第十晶體管和第十一晶體管；

所述第八晶體管的柵極連接至所述第一節(jié)點，所述第八晶體管的第一端連接至所述第二電平端，所述第八晶體管的第二端連接至所述第一輸出端；所述第九晶體管的柵極連接至第一節(jié)點，所述第九晶體管的第一端連接至所述第一電平端，所述第九晶體管的第二端連接至所述第二輸出端；

以及，所述第十晶體管的柵極連接至所述第二節(jié)點，所述第十晶體管的第一端連接至所述第一電平端，所述第十晶體管的第二端連接至所述第一輸出端；所述第十一晶體管的柵極連接至所述第二節(jié)點，所述第十一晶體管的第一端連接至所述第二時鐘信號端，所述第十一晶體管的第二端連接至所述第二輸出端。

可選的，所述第一耦合模塊包括第一電容，所述第一電容的第一極板連接至所述第二時鐘信號端，所述第一電容的第二極板連接至所述第一節(jié)點。

可選的，所述第二耦合模塊包括第二電容，所述第二電容的第一極板連接至所述第一輸出端，所述第二電容的第二極板連接至所述第二節(jié)點。

可選的，所述移位寄存器單元還包括：連接至所述上拉模塊和第一節(jié)點之間的第十二晶體管；

所述第十二晶體管的柵極連接至所述第二電平端，所述第十二晶體管的第一端連接至所述上拉模塊，所述第十二晶體管的第二端連接至所述第一節(jié)點。

可選的，所述移位寄存器單元還包括：連接至所述上拉模塊和第二節(jié)點之間、且所述輸入模塊和第二節(jié)點之間的第十三晶體管；

所述第十三晶體管的第一端連接至所述第二電平端，所述第十三晶體管的第一端連接至所述上拉模塊和輸入模塊，所述第十三晶體管的第二端連接至所述第二節(jié)點。

相應(yīng)的，本發(fā)明還提供了一種移位寄存電路，包括上述的移位寄存電路單元的級聯(lián)結(jié)構(gòu)。

相應(yīng)的，本發(fā)明還提供了一種顯示裝置，包括上述的移位寄存電路。

相較于現(xiàn)有技術(shù)，本發(fā)明提供的技術(shù)方案至少具有以下優(yōu)點：

本發(fā)明提供了一種移位寄存電路單元、移位寄存電路及顯示面板。移位寄存電路單元包括有輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊和輸出模塊。其中，本發(fā)明提供的技術(shù)方案，通過輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊和輸出模塊的相互配合，實現(xiàn)掃描和移位的目的，移位寄存電路單元結(jié)構(gòu)簡單，適合顯示面板窄邊框的設(shè)計趨勢。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本申請實施例提供的一種移位寄存電路單元的模塊結(jié)構(gòu)示意圖；

圖2為本申請實施例提供的一種移位寄存電路單元的具體結(jié)構(gòu)示意圖；

圖3a為本申請實施例提供的一種時序圖；

圖3b為本申請實施例提供的另一種時序圖；

圖4為本申請實施例提供的另一種移位寄存電路單元的具體結(jié)構(gòu)示意圖；

圖5為本申請實施例提供的又一種移位寄存電路單元的具體結(jié)構(gòu)示意圖；

圖6為本申請實施例提供的又一種移位寄存電路單元的具體結(jié)構(gòu)示意圖；

圖7為本申請實施例提供的一種移位寄存電路的結(jié)構(gòu)示意圖；

圖8為本申請實施例提供的一種顯示裝置的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。

正如背景技術(shù)所述，現(xiàn)有的顯示裝置中，顯示裝置包括有移位寄存電路，移位寄存電路主要用于掃描多級掃描線，以通過掃描多級掃描線而對與掃面線電連接的像素陣列進(jìn)行掃描，進(jìn)而配合其他線路結(jié)構(gòu)而進(jìn)行畫面的顯示。由于人們對移位寄存電路多樣性的需求，因此移位寄存電路的設(shè)計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

基于此，本申請實施例提供了一種移位寄存電路單元、移位寄存電路及顯示面板，通過輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊、輸出模塊的相互配合，實現(xiàn)掃描和移位的目的，移位寄存電路單元結(jié)構(gòu)簡單，適合顯示面板窄邊框的設(shè)計趨勢。為實現(xiàn)上述目的，本申請實施例提供的技術(shù)方案如下，具體結(jié)合圖1至圖8所示，對本申請實施例提供的技術(shù)方案進(jìn)行詳細(xì)的描述。

參考圖1所示，為本申請實施例提供的一種移位寄存電路單元的模塊結(jié)構(gòu)示意圖，其中，移位寄存電路單元包括：

輸入模塊100、上拉模塊200、第一耦合模塊310、第二耦合模塊320、輸出模塊400；

所述輸入模塊100響應(yīng)于第一時鐘信號端ck1的信號，控制第一信號端v1和第一節(jié)點n1之間的接通狀態(tài)；以及，所述輸入模塊100響應(yīng)于第二信號端v2的信號，控制第二信號端v2和第二節(jié)點n2之間的接通狀態(tài)；

所述上拉模塊200響應(yīng)于第三信號端v3的信號，控制第一電平端vg1和第二節(jié)點n2之間的接通狀態(tài)；以及，所述上拉模塊200響應(yīng)于所述第二節(jié)點n2的信號，控制所述第一電平端vg1和第一節(jié)點n1之間的接通狀態(tài)；

所述第一耦合模塊310用于將第二時鐘信號端ck2的信號耦合至所述第一節(jié)點n1；所述第二耦合模塊320用于將第二輸出端gout2的信號耦合至所述第二節(jié)點n2；

以及，所述輸出模塊400響應(yīng)于所述第一節(jié)點n1的信號，分別控制第二電平端vg2和第一輸出端gout1之間的接通狀態(tài)，與控制所述第一電平端vg1和第二輸出端gout2之間的接通狀態(tài)；以及，所述輸出模塊400響應(yīng)于所述第二節(jié)點n2的信號，分別控制所述第一電平端vg1和第一輸出端gout1之間的接通狀態(tài)，與控制所述第二時鐘信號端ck2和第二輸出端gout2之間的接通狀態(tài)，其中，所述第一電平端vg1和第二電平端vg2輸出的電平信號相反，所述第一時鐘信號端ck1和第二時鐘信號端ck2輸出的時鐘信號相反。

由上述內(nèi)容可知，本申請實施例提供的技術(shù)方案，通過輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊、輸出模塊的相互配合，實現(xiàn)掃描和移位的目的，移位寄存電路單元結(jié)構(gòu)簡單，適合顯示面板窄邊框的設(shè)計趨勢。

下面結(jié)合結(jié)構(gòu)示意圖和時序圖對本申請實施例提供的技術(shù)方案進(jìn)行更詳細(xì)的描述，其中，本申請實施例提供的晶體管可以為薄膜晶體管。結(jié)合圖2所示，為本申請實施例提供的一種移位寄存電路單元的具體結(jié)構(gòu)示意圖。

參考圖2所示，本申請實施例提供的所述輸入模塊包括：

第一晶體管m1和第二晶體管m2；

所述第一晶體管m1的柵極連接至所述第一時鐘信號端ck1，所述第一晶體管m1的第一端連接至所述第一信號端v1，所述第一晶體管m1的第二端連接至所述第一節(jié)點n1；所述第二晶體管m2的柵極和第一端均連接至所述第二信號端v2，所述第二晶體管m2的第二端連接至所述第二節(jié)點n2。

在本申請一實施例中，第一晶體管m1和第二晶體管m2的導(dǎo)通類型可以相同，其可以為p型晶體管，還可以為n型晶體管，對此本申請不做具體限制。

參考圖2所示，本申請實施例提供的所述上拉模塊包括：

第三晶體管m3和第四晶體管m4；

所述第三晶體管m3的柵極連接至所述第三信號端v3，所述第三晶體管m3的第一端連接至所述第一電平端vg1，所述第三晶體管m3的第二端連接至所述第二節(jié)點n2；

所述第四晶體管m4的柵極連接至所述第二節(jié)點n2，所述第四晶體管m4的第一端連接至所述第一電平端vg1，所述第四晶體管m4的第二端連接至所述第一節(jié)點n1。

在本申請一實施例中，第三晶體管m3和第四晶體管m4的導(dǎo)通類型可以相同，尤其的，第三晶體管m3和第四晶體管的導(dǎo)通類型與第一晶體管m1和第二晶體管m2的導(dǎo)通類型相同，其可以均為p型晶體管，還可以為n型晶體管，對此本申請不做具體限制。

參考圖2所示，本申請實施例提供的所述輸出模塊包括：第八晶體管m8、第九晶體管m9、第十晶體管m10和第十一晶體管m11；

所述第八晶體管m8的柵極連接至所述第一節(jié)點n1，所述第八晶體管m8的第一端連接至所述第二電平端vg2，所述第八晶體管m8的第二端連接至所述第一輸出端gout1；所述第九晶體管m9的柵極連接至第一節(jié)點n1，所述第九晶體管m9的第一端連接至所述第一電平端vg1，所述第九晶體管m9的第二端連接至所述第二輸出端gout2；

以及，所述第十晶體管m10的柵極連接至所述第二節(jié)點n2，所述第十晶體管m10的第一端連接至所述第一電平端vg1，所述第十晶體管m10的第二端連接至所述第一輸出端gout1；所述第十一晶體管m11的柵極連接至所述第二節(jié)點n2，所述第十一晶體管m11的第一端連接至所述第二時鐘信號端ck2，所述第十一晶體管m11的第二端連接至所述第二輸出端gout2。

在本申請一實施例中，第八晶體管m8、第九晶體管m9、第十晶體管m10和第十一晶體管m11的導(dǎo)通類型相同，尤其的，第八晶體管m8、第九晶體管m9、第十晶體管m10和第十一晶體管m11的導(dǎo)通類型，與第一晶體管m1、第二晶體管m2、第三晶體管m3和第四晶體管m4的導(dǎo)通類型均相同，其可以為p型晶體管，還可以為n型晶體管，對此本申請不做具體限制。

以及，參考圖2所示，本申請實施例提供的所述第一耦合模塊包括第一電容c1，所述第一電容c1的第一極板連接至所述第二時鐘信號端ck2，所述第一電容c1的第二極板連接至所述第一節(jié)點n1。并且，所述第二耦合模塊包括第二電容c2，所述第二電容c2的第一極板連接至所述第一輸出端gout1，所述第二電容c2的第二極板連接至所述第二節(jié)點n2。

下面結(jié)合圖1、圖2和圖3a所示，對本申請實施例提供的一種移位寄存電路單元的工作過程進(jìn)行詳細(xì)描述，圖3a為本申請實施例提供的一種時序圖。需要說明的是，下面實施例以晶體管均為p型晶體管、第一電平端vg1輸出高電平信號、第二電平端vg2輸出低電平信號為例進(jìn)行說明。

其中，本申請實施例提供的移位寄存電路單元的工作過程分為第一階段t1、第二階段t2、第三階段t3和第四階段t4。

在第一階段t1時，輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第一電平端vg1與第二輸出端gout2之間接通，及控制第二電平端vg2與第一輸出端gout1之間接通；以及，上拉模塊200響應(yīng)于第三信號端v3的信號，而控制第一電平端vg1與第二節(jié)點n2之間接通。即，第二時鐘信號端ck2輸出的低電平信號，由第一電容c1(第一耦合模塊310)耦合至第一節(jié)點n1，使得第一節(jié)點n1的信號為低電平信號；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2，而第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1；以及，第三信號端v3此時輸出低電平信號，而控制第三晶體管m3導(dǎo)通，第三晶體管m3將第一電平端vg1輸出的高電平信號傳輸至第二節(jié)點n2，使得柵極與第二節(jié)點n2連接的晶體管均截止。

在第二階段t2時，輸入模塊100響應(yīng)于第二信號端v2的信號，而控制第二信號端v2與第二節(jié)點n2之間接通；上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點n1之間接通；輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通。即，第二信號端v2輸出低電平信號，而控制第二晶體管m2導(dǎo)通，第二晶體管m2將第二信號端v2輸出的低電平信號傳輸至第二節(jié)點n2；第二節(jié)點n2控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的高電平信號傳輸至第二輸出端gout2。

在第三階段t3時，輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通；以及，上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點n1之間接通。即，第二節(jié)點n2的低電平信號保持控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的低電平信號傳輸至第二輸出端gout2。此時，第二電容c2將第二輸出端gout2輸出的低電平信號耦合至第二節(jié)點n2，使得第二節(jié)點n2的低電平的電壓再次拉低。

以及，在第四階段t4時，輸入模塊100響應(yīng)于第一時鐘信號端ck1的信號，而控制第一信號端v1與第一節(jié)點n1之間接通；上拉模塊200響應(yīng)于第三信號端v3的信號，而控制第一電平端vg1與第二節(jié)點n2之間接通；輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第二電平端vg2與第一輸出端gout1之間接通，及控制第一電平端vg1與第二輸出端gout2之間接通。即，第一時鐘信號端ck1輸出的低電平信號控制第一晶體管m1導(dǎo)通，第一晶體管m1將第一信號端v1輸出的低電平信號傳輸至第一節(jié)點n1；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2；以及，第三信號端v3輸出低電平信號控制第三晶體管m3導(dǎo)通，第三晶體管m3將第一電平端vg1輸出的高電平信號傳輸至第二節(jié)點n2。

在本申請上述實施例中，為了節(jié)省布線，本申請實施例提供的所述第三信號端v3與第一節(jié)點n1相連，其中，在上述工作過程中，第三信號端v3輸出的電平信號的控制效果，在第一階段t1至第四階段t4過程中與第一節(jié)點n1的信號的控制效果相同，。

參考圖4所示，為本申請實施例提供的另一種移位寄存電路單元的具體結(jié)構(gòu)示意圖，其中，為了穩(wěn)定第二節(jié)點n2的信號，本申請實施例提供的所述上拉模塊還包括：

連接至所述第三晶體管m3和第二節(jié)點n2之間的第五晶體管m5；

所述第五晶體管m5的柵極連接至所述第一時鐘信號端ck1，所述第五晶體管m5的第一端連接至所述第三晶體管m3的第二端，所述第五晶體管m5的第二端連接至所述第二節(jié)點n2。

結(jié)合圖4和圖3b所示，對本申請實施例提供的移位寄存電路單元進(jìn)行詳細(xì)描述，其中，圖3b為本申請實施例提供的另一種時序圖。本申請實施例提供的移位寄存電路單元的工作過程分為第一階段t1、第二階段t2、第三階段t3和第四階段t4。

在第一階段t1時，輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第一電平端vg1與第二輸出端gout2之間接通，及控制第二電平端vg2與第一輸出端gout1之間接通。即，第二時鐘信號端ck2輸出的低電平信號，由第一電容c1(第一耦合模塊310)耦合至第一節(jié)點n1，使得第一節(jié)點n1的信號為低電平信號；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2，而第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1。

在第二階段t2時，輸入模塊100響應(yīng)于第二信號端v2的信號，而控制第二信號端v2與第二節(jié)點n2之間接通；上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點n1之間接通；輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通。即，第二信號端v2輸出低電平信號，而控制第二晶體管m2導(dǎo)通，第二晶體管m2將第二信號端v2輸出的低電平信號傳輸至第二節(jié)點n2；第二節(jié)點n2控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的高電平信號傳輸至第二輸出端gout2。

在第三階段t3時，輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通；以及，上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點n1之間接通。即，第二節(jié)點n2的低電平信號保持控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的低電平信號傳輸至第二輸出端gout2。此時，第二電容c2將第二輸出端gout2輸出的低電平信號耦合至第二節(jié)點n2，使得第二節(jié)點n2的低電平的電壓再次拉低。

以及，在第四階段t4時，輸入模塊100響應(yīng)于第一時鐘信號端ck1的信號，而控制第一信號端v1與第一節(jié)點n1之間接通；上拉模塊200響應(yīng)于第三信號端v3和第一時鐘信號端ck1的信號，而控制第一電平端vg1與第二節(jié)點n2之間接通；輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第二電平端vg2與第一輸出端gout1之間接通，及控制第一電平端vg1與第二輸出端gout2之間接通。即，第一時鐘信號端ck1輸出的低電平信號控制第一晶體管m1和第五晶體管m5導(dǎo)通，第一晶體管m1將第一信號端v1輸出的低電平信號傳輸至第一節(jié)點n1；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2；以及，第三信號端v3輸出低電平信號控制第三晶體管m3導(dǎo)通，第三晶體管m3和第五晶體管m5共同將第一電平端vg1輸出的高電平信號傳輸至第二節(jié)點n2。

在上述工作過程中，第三信號端v3輸出的電平信號，在第一階段t1至第四階段t4過程中可以與第一信號端v1的信號相同，故而，為了節(jié)省布線，本申請實施例提供的所述第三信號端v3與第一信號端v1相連。

參考圖5所示，為本申請實施例提供的又一種移位寄存電路單元的具體結(jié)構(gòu)示意圖，其中，在圖4所示實施例提供結(jié)構(gòu)的基礎(chǔ)上，為了更進(jìn)一步穩(wěn)定第二節(jié)點n2的信號，本申請圖5所示實施例提供的所述上拉模塊還包括：

第六晶體管m6和第七晶體管m7；

所述第六晶體管m6的柵極連接至所述第一輸出端gout1，所述第六晶體管m6的第一端連接至所述第一電平端vg1，所述第六晶體管m6的第二端連接至所述第七晶體管m7的第一端；所述第七晶體管m7的柵極連接至所述第二時鐘信號端ck2，所述第七晶體管m7的第二端連接至所述第二節(jié)點n2。

結(jié)合圖5和圖3b所示，對本申請實施例提供的移位寄存電路單元進(jìn)行詳細(xì)描述。本申請實施例提供的移位寄存電路單元的工作過程分為第一階段t1、第二階段t2、第三階段t3和第四階段t4。

在第一階段t1時，輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第一電平端vg1與第二輸出端gout2之間接通，及控制第二電平端vg2與第一輸出端gout1之間接通；以及，上拉模塊200響應(yīng)于第一輸出端gout1和第二時鐘信號端ck2的信號，而控制第一電平端vg1與第二節(jié)點n2之間接通。即，第二時鐘信號端ck2輸出的低電平信號，由第一電容c1(第一耦合模塊310)耦合至第一節(jié)點n1，使得第一節(jié)點n1的信號為低電平信號；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2，而第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1；以及，第一輸出端gout1輸出的低電平信號控制第六晶體管m6導(dǎo)通，且第二時鐘信號端ck2輸出的低電平信號控制第七晶體管m7導(dǎo)通，第六晶體管m6和第七晶體管m7將第一電平端vg1輸出的高電平信號傳輸至第二節(jié)點n2。

在第二階段t2時，輸入模塊100響應(yīng)于第二信號端v2的信號，而控制第二信號端v2與第二節(jié)點n2之間接通；上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點v1之間接通；輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通。即，第二信號端v2輸出低電平信號，而控制第二晶體管m2導(dǎo)通，第二晶體管m2將第二信號端v2輸出的低電平信號傳輸至第二節(jié)點n2；第二節(jié)點n2控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的高電平信號傳輸至第二輸出端gout2。

在第三階段t3時，輸出模塊400響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一輸出端gout1之間接通，及控制第二時鐘信號端ck2與第二輸出端gout2之間接通；以及，上拉模塊200響應(yīng)于第二節(jié)點n2的信號，而控制第一電平端vg1與第一節(jié)點v1之間接通。即，第二節(jié)點n2的低電平信號保持控制第四晶體管m4、第十晶體管m10和第十一晶體管m11導(dǎo)通，第四晶體管m4將第一電平端vg1輸出的高電平信號傳輸至第一節(jié)點n1，使得柵極與第一節(jié)點n1連接的晶體管均截止，第十晶體管m10將第一電平端vg1輸出的高電平信號傳輸至第一輸出端gout1，以及，第十一晶體管m11將第二時鐘信號端ck2輸出的低電平信號傳輸至第二輸出端gout2。此時，第二電容c2將第二輸出端gout2輸出的低電平信號耦合至第二節(jié)點n2，使得第二節(jié)點n2的低電平的電壓再次拉低。

以及，在第四階段t4時，輸入模塊100響應(yīng)于第一時鐘信號端ck1的信號，而控制第一信號端v1與第一節(jié)點n1之間接通；上拉模塊200響應(yīng)于第三信號端v3和第一時鐘信號端ck1的信號，而控制第一電平端vg1與第二節(jié)點n2之間接通；輸出模塊400響應(yīng)于第一節(jié)點n1的信號，而控制第二電平端vg2與第一輸出端gout1之間接通，及控制第一電平端vg1與第二輸出端gout2之間接通。即，第一時鐘信號端ck1輸出的低電平信號控制第一晶體管m1和第五晶體管m5導(dǎo)通，第一晶體管m1將第一信號端v1輸出的低電平信號傳輸至第一節(jié)點n1；第一節(jié)點n1的低電平信號控制第八晶體管m8和第九晶體管m9導(dǎo)通，第八晶體管m8將第二電平端vg2輸出的低電平信號傳輸至第一輸出端gout1，第九晶體管m9將第一電平端vg1輸出的高電平信號傳輸至第二輸出端gout2；以及，第三信號端v3輸出低電平信號控制第三晶體管m3導(dǎo)通，第三晶體管m3和第五晶體管m5共同將第一電平端vg1輸出的高電平信號傳輸至第二節(jié)點n2。

在上述任意一實施例中，在經(jīng)過第一階段t1至第四階段t4后進(jìn)入維持階段，此時，第一信號端v1輸出低電平信號，第二信號端v2輸出高電平信號，而第一輸出端gout1保持輸出低電平信號，第二輸出端gout2保持輸出高電平信號。

進(jìn)一步的，為了防止上拉模塊失效而導(dǎo)致第一節(jié)點變高，參考圖6所示，為本申請實施例提供的又一種移位寄存電路單元的結(jié)構(gòu)示意圖，其中，本申請實施例提供的所述移位寄存器單元還包括：連接至所述上拉模塊200和第一節(jié)點n1之間的第十二晶體管m12；

所述第十二晶體管m12的柵極連接至所述第二電平端vg2，所述第十二晶體管m12的第一端連接至所述上拉模塊200，所述第十二晶體管m12的第二端連接至所述第一節(jié)點n1。

以及，為了防止漏流導(dǎo)致第二節(jié)點變高，參考圖6所示，本申請實施例提供的所述移位寄存器單元還包括：連接至所述上拉模塊200和第二節(jié)點n2之間、且所述輸入模塊100和第二節(jié)點n2之間的第十三晶體管m13；

所述第十三晶體管m13的第一端連接至所述第二電平端vg2，所述第十三晶體管m13的第一端連接至所述上拉模塊200和輸入模塊100，所述第十三晶體管m13的第二端連接至所述第二節(jié)點n2。

其中，結(jié)合圖2、圖4和圖5，第十二晶體管m12的第一端將連接至第四晶體管m4的第二端，以及，第十三晶體管m13的第一端將連接至第四晶體管m4的柵極。

相應(yīng)的，本申請實施例還提供了一種移位寄存電路，包括多級上述任意一實施例提供的移位寄存電路單元。

具體參考圖7所示，為本申請實施例提供的一種移位寄存電路的結(jié)構(gòu)示意圖，其中，移位寄存電路包括上述實施例提供的移位寄存電路單元的級聯(lián)結(jié)構(gòu)，如圖7中所示的第一級移位寄存電路單元sr1、第二級移位寄存電路單元sr2、第三級移位寄存電路單元sr3等，其中，上一級移位寄存電路單元的第一輸出端gout1連接下一級移位寄存電路單元的第一信號端v1，以及，上一級移位寄存電路單元的第二輸出端gout2連接下一級移位寄存電路單元的第二信號端v2，并且，第一級移位寄存電路單元的第一信號端v1和第二信號端v2分別與外接信號端連接。

在本申請一實施例中，所有奇數(shù)級移位寄存電路單元的第一時鐘信號端ck1可以連接一信號線，且所有奇數(shù)級移位寄存電路單元的第二時鐘信號端ck2可以連接另一信號線；以及，所有偶數(shù)級移位寄存單元的第一時鐘信號端ck1可以連接一信號線，且所有偶數(shù)級移位寄存電路單元的第二時鐘信號端ck2可以連接另一信號線。并且，由于第一時鐘信號端ck1和第二時鐘信號端ck2輸出的時鐘信號相反，故而，奇數(shù)級的移位寄存電路單元的第一時鐘信號端ck1可以與偶數(shù)級的移位寄存電路單元的第二時鐘信號端ck2連接同一信號線，以及，奇數(shù)級的移位寄存電路單元的第二時鐘信號端ck2可以與偶數(shù)級的移位寄存電路單元的第一時鐘信號端ck1連接同一信號線。

相應(yīng)的，本申請實施例還提供了一種顯示裝置，包括上述實施例提供的移位寄存電路。

參考圖8所示，為本申請實施例提供的一種顯示裝置的結(jié)構(gòu)示意圖，其中，顯示裝置可以為手機(jī)，對此本申請不做具體限制。其中，顯示裝置1000包括有顯示區(qū)域1001和環(huán)繞顯示區(qū)域1001的邊框區(qū)域1002，其中，移位寄存電路2000設(shè)置于邊框區(qū)域1002。

在本申請一實施例中，移位寄存電路可以全部設(shè)置于顯示裝置的一側(cè)的側(cè)邊框區(qū)，或者，在本申請其他實施例中，移位寄存電路可以分為兩部分分別設(shè)置于顯示裝置的相對側(cè)的側(cè)邊框區(qū)，對此本申請不做具體限制。

本申請實施例提供了一種移位寄存電路單元、移位寄存電路及顯示面板，移位寄存電路單元包括有輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊和輸出模塊。其中，本申請實施例提供的技術(shù)方案，通過輸入模塊、上拉模塊、第一耦合模塊、第二耦合模塊和輸出模塊的相互配合，實現(xiàn)掃描和移位的目的，移位寄存電路單元結(jié)構(gòu)簡單，適合顯示面板窄邊框的設(shè)計趨勢。

對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。