專(zhuān)利名稱(chēng)：驅(qū)動(dòng)電路、具備該驅(qū)動(dòng)電路的顯示裝置以及顯示裝置的驅(qū)動(dòng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于驅(qū)動(dòng)顯示面板(例如，液晶顯示裝置)的驅(qū)動(dòng)電路。
背景技術(shù)：
在液晶顯示裝置中，作為用于驅(qū)動(dòng)顯示面板的驅(qū)動(dòng)電路，設(shè)置有源極驅(qū)動(dòng) 電路和柵極驅(qū)動(dòng)電路。在源極驅(qū)動(dòng)電路和柵極驅(qū)動(dòng)電路中使用了用于生成驅(qū)動(dòng)
信號(hào)的移位寄存器，上述驅(qū)動(dòng)信號(hào)控制顯示面板的驅(qū)動(dòng)定時(shí)。圖12表示上述移 位寄存器的一個(gè)示例。
如圖12所示，移位寄存器101在每一級(jí)都設(shè)置有置位/重置(RS)型觸發(fā)器
102(102-1， 102-2，......)和CMOS結(jié)構(gòu)的模擬開(kāi)關(guān)103(103-1， 103-2，......)。
另外，對(duì)移位寄存器101輸入啟動(dòng)脈沖SP和兩個(gè)具有不同相位的時(shí)鐘信號(hào)CK、 CKB。
當(dāng)RS型觸發(fā)器102(以下，僅稱(chēng)之為"觸發(fā)器")的S端被輸入有效的置位信 號(hào)時(shí)，觸發(fā)器102被置位，其Q端的輸出信號(hào)Q(Q1， Q2，……)成為高電平(High)， 之后，即使不再輸入有效的置位信號(hào)，也將繼續(xù)保持上述輸出狀態(tài)。當(dāng)觸發(fā)器 102的R端被輸入有效的重置信號(hào)時(shí)，觸發(fā)器102被重置，輸出信號(hào)Q成為低電平 (Low)，之后，即使不再輸入有效的重置信號(hào)，在輸入下一個(gè)有效的置位信號(hào) 之前也將繼續(xù)保持上述輸出狀態(tài)。
對(duì)各級(jí)觸發(fā)器I02中位于圖12左端的第一級(jí)觸發(fā)器102-1輸入啟動(dòng)脈沖SP 作為置位信號(hào)。對(duì)第二級(jí)及其之后的各級(jí)觸發(fā)器102分別輸入由其前一級(jí)觸發(fā) 器102所對(duì)應(yīng)的模擬開(kāi)關(guān)103輸出的輸出信號(hào)X(X1， X2，……)作為置位信號(hào)。 另外，對(duì)各級(jí)觸發(fā)器102分別輸入由其后一級(jí)觸發(fā)器102所對(duì)應(yīng)的模擬開(kāi)關(guān)103 輸出的輸出信號(hào)X(X2， X3，……)作為重置信號(hào)。
各模擬開(kāi)關(guān)103在所對(duì)應(yīng)的觸發(fā)器102輸出高電平的輸出信號(hào)Q(Q1， Q2，……)的期間內(nèi)成為導(dǎo)通狀態(tài)，將時(shí)鐘信號(hào)CK或CKB作為輸出信號(hào)X(X1， X2，……)輸出。上述信號(hào)作為移位寄存器101的輸出信號(hào)被輸出。具體而言，
第奇數(shù)級(jí)的觸發(fā)器102所對(duì)應(yīng)的模擬開(kāi)關(guān)103輸出時(shí)鐘信號(hào)CK，第偶數(shù)級(jí)的觸發(fā) 器102所對(duì)應(yīng)的模擬開(kāi)關(guān)103輸出時(shí)鐘信號(hào)CKB。
各模擬開(kāi)關(guān)103設(shè)置有反相器104，該反相器104用于向構(gòu)成模擬開(kāi)關(guān)103 的、并聯(lián)連接的PMOS晶體管和NMOS晶體管的各柵極供給具有相反電平的控
制信號(hào)。
如上所述，時(shí)鐘信號(hào)CK或時(shí)鐘信號(hào)CKB即上述輸出信號(hào)X作為置位信號(hào)被 輸入各觸發(fā)器102的后一級(jí)觸發(fā)器102，另一方面，作為重置信號(hào)被輸入各觸發(fā) 器102的前一級(jí)觸發(fā)器102。
根據(jù)上述結(jié)構(gòu)，啟動(dòng)脈沖SP作為置位信號(hào)被輸入第一級(jí)觸發(fā)器102-1，當(dāng) 第一級(jí)觸發(fā)器102-1被置位時(shí)，輸出信號(hào)Q成為高電平。
當(dāng)?shù)谝患?jí)觸發(fā)器102-1的輸出信號(hào)Q1成為高電平時(shí)，與第一級(jí)觸發(fā)器102-1 對(duì)應(yīng)的模擬開(kāi)關(guān)103-1導(dǎo)通并輸出時(shí)鐘信號(hào)CK作為輸出信號(hào)X1。輸出信號(hào)X1被 作為移位寄存器101的第一級(jí)的輸出信號(hào)進(jìn)行輸出。
另外，上述輸出信號(hào)X1、 SP，時(shí)鐘信號(hào)CK還被作為置位信號(hào)輸入第二級(jí) 觸發(fā)器102-2，因此，第二級(jí)觸發(fā)器102-2在輸出信號(hào)X1成為高電平的定時(shí)被置 位。與上述同樣地，輸出信號(hào)Q2成為高電平。當(dāng)?shù)诙?jí)觸發(fā)器102-2的輸出信 號(hào)Q2為高電平時(shí)，與第二級(jí)觸發(fā)器102-2對(duì)應(yīng)的模擬開(kāi)關(guān)103-2導(dǎo)通并輸出時(shí)鐘 信號(hào)CKB作為輸出信號(hào)X2。輸出信號(hào)X2被作為移位寄存器101的第二級(jí)的輸出 信號(hào)進(jìn)行輸出。
與上述同樣地，上述輸出信號(hào)X2、 SP，上述時(shí)鐘信號(hào)CKB還被作為置位信 號(hào)輸入第三級(jí)觸發(fā)器102-3,因此，第三級(jí)觸發(fā)器102-3在輸出信號(hào)X2成為高電 平的定時(shí)被置位，輸出信號(hào)Q3成為高電平。另外，上述輸出信號(hào)X2、即，上述 時(shí)鐘信號(hào)CKB還被作為重置信號(hào)輸入前一級(jí)觸發(fā)器即第一級(jí)觸發(fā)器102-1，因 此，第一級(jí)觸發(fā)器102-1在輸出信號(hào)X2成為高電平的定時(shí)被重置，輸出信號(hào)Q1 成為低電平，第一級(jí)觸發(fā)器102-1所對(duì)應(yīng)的模擬開(kāi)關(guān)103-1截止。
上述觸發(fā)器102的置位/重置動(dòng)作以及與之相應(yīng)的模擬開(kāi)關(guān)103的導(dǎo)通/ 截止動(dòng)作在移位寄存器101的每一級(jí)中依次進(jìn)行，由此，移位寄存器101輸出輸 出信號(hào)X(Xl, X2， )，輸出信號(hào)X(X1， X2， )具有與時(shí)鐘信號(hào)CK、 CKB
相同的幅寬且不相互重疊。
但是，上述結(jié)構(gòu)的移位寄存器101的缺陷在于，如果在上述時(shí)鐘信號(hào)CK和 時(shí)鐘信號(hào)CKB之間存在相位延遲(phaselag)，就可能導(dǎo)致移位寄存器IOI的錯(cuò)誤
動(dòng)作。
下面，根據(jù)圖13來(lái)說(shuō)明上述錯(cuò)誤動(dòng)作。圖13是表示移位寄存器101的動(dòng)作 的時(shí)序圖。根據(jù)圖示，在時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB之間存在相位滯延，艮P， 時(shí)鐘信號(hào)CKB的相位延遲于時(shí)鐘信號(hào)CK的相位。
第一級(jí)觸發(fā)器102-1在啟動(dòng)脈沖SP上升(A)時(shí)被置位，輸出信號(hào)Q1成為高電 平。與第一級(jí)觸發(fā)器102-1對(duì)應(yīng)的模擬開(kāi)關(guān)103-1在輸出信號(hào)Q1為高電平的期間 內(nèi)導(dǎo)通，因此，時(shí)鐘信號(hào)CK被作為輸出信號(hào)X1輸出。上述輸出信號(hào)X1還被作 為置位信號(hào)輸入第二級(jí)觸發(fā)器102-2，因此，第二級(jí)觸發(fā)器102-2在輸出信號(hào)X1 上升(B)時(shí)被置位，輸出信號(hào)Q2成為高電平。
但是，由于時(shí)鐘信號(hào)CKB的相位延遲于時(shí)鐘信號(hào)CK的相位，所以，就存 在著時(shí)鐘信號(hào)CKB和時(shí)鐘信號(hào)CK均為高電平的期間。因此，與時(shí)鐘信號(hào)CKB 的延遲量相當(dāng)?shù)亩嘤嗟拿}沖PP就會(huì)作為輸出信號(hào)X2被輸出，該脈沖PP先于本來(lái) 的時(shí)鐘信號(hào)CKB的脈沖PPP。第三級(jí)觸發(fā)器102-3本應(yīng)在定時(shí)(D)被置位，但是， 由于上述輸出信號(hào)X2被作為置位信號(hào)，所以，由于上述多余的輸出信號(hào)X2，第 三級(jí)觸發(fā)器102-3在定時(shí)(C)被置位。
其結(jié)果，由第三級(jí)觸發(fā)器102-3所對(duì)應(yīng)的模擬開(kāi)關(guān)103-3按照與輸出信號(hào)X1 相同的定時(shí)輸出高電平的輸出信號(hào)X3，第三級(jí)觸發(fā)器102-3及其之后的各觸發(fā) 器102同時(shí)均被置位，移位寄存器101不能正常動(dòng)作從而導(dǎo)致出現(xiàn)錯(cuò)誤動(dòng)作。
另外，時(shí)鐘信號(hào)CK、 CKB在移位寄存器101內(nèi)部傳輸時(shí)也會(huì)發(fā)生上述相位 延遲現(xiàn)象。
對(duì)此，專(zhuān)利文獻(xiàn)l記載了一種解決上述錯(cuò)誤動(dòng)作的技術(shù)。圖14表示專(zhuān)利文 獻(xiàn)l所述的移位寄存器。
圖14所示的移位寄存器201包括觸發(fā)器部202和錯(cuò)誤動(dòng)作防止部203。觸發(fā) 器部202在每一級(jí)都設(shè)置有RS型觸發(fā)器21(21-1， 21-2，……)。錯(cuò)誤動(dòng)作防止部 203在每一級(jí)都設(shè)置有錯(cuò)誤動(dòng)作防止電路22(22-1， 22-2，……)。換言之，移位 寄存器201在每一級(jí)都設(shè)置有RS型觸發(fā)器(以下，僅稱(chēng)之為"觸發(fā)器")21，并且， 對(duì)應(yīng)于各觸發(fā)器21分別設(shè)置一個(gè)錯(cuò)誤動(dòng)作防止電路22，其中，各觸發(fā)器21的輸 出信號(hào)Q(Q1， Q2，……)被輸入所對(duì)應(yīng)的錯(cuò)誤動(dòng)作防止電路22。對(duì)上述結(jié)構(gòu)的 移位寄存器201輸入啟動(dòng)脈沖SP和兩個(gè)具有不同相位的時(shí)鐘信號(hào)CK、 CKB。
在觸發(fā)器部202中，當(dāng)啟動(dòng)脈沖SP被輸入圖14中左端的第一級(jí)觸發(fā)器21-1 時(shí)，就從左端的觸發(fā)器21開(kāi)始依次輸出輸出信號(hào)Q(Q1， Q2，……)。當(dāng)RS型觸發(fā)器21的S端被輸入有效的置位信號(hào)時(shí)，觸發(fā)器21被置位，其Q 端的輸出信號(hào)Q(Q1， Q2，……)成為高電平，之后，即使不再輸入有效的置位 信號(hào)，也將繼續(xù)保持上述輸出狀態(tài)。當(dāng)觸發(fā)器21的R端被輸入有效的重置信號(hào) 時(shí)，觸發(fā)器21被重置，輸出信號(hào)Q成為低電平，之后，即使不再輸入有效的重 置信號(hào)，在輸入下一個(gè)有效的置位信號(hào)之前也將繼續(xù)保持上述輸出狀態(tài)。
對(duì)各觸發(fā)器21中位于圖14左端的第一級(jí)觸發(fā)器21-1輸入啟動(dòng)脈沖SP作為 置位信號(hào)。對(duì)第二級(jí)及其之后的各級(jí)觸發(fā)器21分別輸入由其前一級(jí)觸發(fā)器21所 對(duì)應(yīng)的錯(cuò)誤動(dòng)作防止電路22輸出的輸出信號(hào)X(X1， X2，……)作為置位信號(hào)， 其中，上述前一級(jí)觸發(fā)器21的輸出信號(hào)Q(Q1， Q2，……)被輸入所對(duì)應(yīng)的錯(cuò)誤 動(dòng)作防止電路22。另外，對(duì)各級(jí)觸發(fā)器21分別輸入由其后一級(jí)觸發(fā)器21所對(duì)應(yīng) 的錯(cuò)誤動(dòng)作防止電路22輸出的輸出信號(hào)X(X1， X2,……)作為重置信號(hào)。
錯(cuò)誤動(dòng)作防止部203的作用在于即使在時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB之間 存在相位延遲，時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB發(fā)生波形重疊的期間，時(shí)鐘信號(hào) CK和時(shí)鐘信號(hào)CKB均成為高電平，也能夠防止移位寄存器201進(jìn)行錯(cuò)誤動(dòng)作。 錯(cuò)誤動(dòng)作防止部203由相位差檢測(cè)部23(23a， 23b)和波形定時(shí)整形部24(24a， 24b) 構(gòu)成。
相位差檢測(cè)部23從要輸入給下一級(jí)觸發(fā)器21的時(shí)鐘信號(hào)(CK或CKB)的波 形中去除與其他時(shí)鐘信號(hào)(CKB或CK)的波形發(fā)生重疊的部分，從而生成去重疊 時(shí)鐘信號(hào)。具體而言，相位差檢測(cè)部23檢測(cè)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB的波形， 提取時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB不重疊的波形，從而生成新的時(shí)鐘信號(hào)(去重 疊時(shí)鐘信號(hào))。
在相位差檢測(cè)部23中，第奇數(shù)級(jí)與第偶數(shù)級(jí)生成的去重疊時(shí)鐘信號(hào)存在差 異。第奇數(shù)級(jí)用的相位差檢測(cè)部23a輸出輸出信號(hào)Al， A3，……作為第奇數(shù)級(jí) 用的去重疊時(shí)鐘信號(hào)。輸出信號(hào)A1， A3，……是從時(shí)鐘信號(hào)CK中去除延遲部 分所得到的信號(hào)，該延遲部分表示時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB均成為高電平 (參照?qǐng)D15)時(shí)的部分。第偶數(shù)級(jí)用的相位差檢測(cè)部23b輸出輸出信號(hào)A2， A4，……作為第偶數(shù)級(jí)用的去重疊時(shí)鐘信號(hào)。輸出信號(hào)A2， A4，……是從時(shí) 鐘信號(hào)CKB中去除延遲部分所得到的信號(hào)，該延遲部分表示時(shí)鐘信號(hào)CK和時(shí)鐘 信號(hào)CKB均成為高電平(參照?qǐng)D15)時(shí)的部分。如上所述，通過(guò)生成新的時(shí)鐘信 號(hào)，作為第奇數(shù)級(jí)用的時(shí)鐘信號(hào)的輸出信號(hào)A1， A3，……和作為第偶數(shù)級(jí)用的 時(shí)鐘信號(hào)的輸出信號(hào)A2， A4，……就成為在高電平期間不發(fā)生相互重疊的信號(hào) (參照?qǐng)D15)。
如圖14所示，可由N0R電路N0R1和反相器INV1構(gòu)成上述相位差檢測(cè)部 23a、 23b。在這種情況下，在第奇數(shù)級(jí)的相位差檢測(cè)部23a中，時(shí)鐘信號(hào)CKB 被直接輸入NOR電路NORl，并且，時(shí)鐘信號(hào)CK經(jīng)反相器INV1反轉(zhuǎn)后被輸入 NOR電路NORl。由此，NOR電路NORl在時(shí)鐘信號(hào)CK為高電平、時(shí)鐘信號(hào)CKB 為低電平的期間內(nèi)輸出高電平信號(hào)，這些高電平信號(hào)成為輸出信號(hào)A1，A3，…… (參照?qǐng)D15)。
另外，在第偶數(shù)級(jí)的相位差檢測(cè)部23b中，情況與上述第奇數(shù)級(jí)的相位差 檢測(cè)部23a相反。即，時(shí)鐘信號(hào)CK被直接輸入NOR電路NORl，并且，時(shí)鐘信 號(hào)CKB經(jīng)反相器INV1反轉(zhuǎn)后被輸入N0R電路N0R1。由此，NOR電路NORl在 時(shí)鐘信號(hào)CK為低電平、時(shí)鐘信號(hào)CKB為高電平的期間內(nèi)輸出高電平信號(hào)，這些 高電平信號(hào)成為輸出信號(hào)A2， A4，……(參照?qǐng)D15)。
由圖15可知，在上述情況下，在第奇數(shù)級(jí)的相位差檢測(cè)部23a輸出的輸出 信號(hào)A1， A3，……的高電平期間和第偶數(shù)級(jí)的相位差檢測(cè)部23b輸出的輸出信 號(hào)A2， A4，……的高電平期間之間，形成有相當(dāng)于時(shí)鐘信號(hào)CK與時(shí)鐘信號(hào)CKB 之間的相位延遲部分的間隔。
各波形定時(shí)整形部24在所對(duì)應(yīng)的觸發(fā)器21的輸出信號(hào)Q(Q1， Q2，……)成 為高電平的期間內(nèi)，提取出由對(duì)應(yīng)的相位差檢測(cè)部23生成的去重疊時(shí)鐘信號(hào)、 即，輸出信號(hào)A(A1， A2， A3，……)成為高電平的期間，從而生成輸出信號(hào)X(X1， X2，……)，并分別將其作為下一級(jí)觸發(fā)器21的置位信號(hào)。第奇數(shù)級(jí)和第偶數(shù) 級(jí)的結(jié)構(gòu)相同。
各波形定時(shí)整形部24的輸出信號(hào)X(X1， X2，……)被作為移位寄存器201 的輸出信號(hào)進(jìn)行輸出，而且，還分別被作為重置信號(hào)輸入前一級(jí)觸發(fā)器21，由 此，使前一級(jí)觸發(fā)器21重置。
如圖14所示，可由NAND電路NAND1和反相器INV2構(gòu)成上述波形定時(shí)整 形部24。對(duì)NAND電路NAND1輸入所對(duì)應(yīng)的相位差檢測(cè)部23的輸出信號(hào)A(A1， A2， A3，……)和所對(duì)應(yīng)的觸發(fā)器21的輸出信號(hào)Q(Q1， Q2， Q3， )。 NAND
電路NAND1的輸出經(jīng)反相器INV2反轉(zhuǎn)后被作為輸出信號(hào)X(X1，X2，……)輸出。 NAND電路NAND1僅在所輸入的輸出信號(hào)A和輸出信號(hào)Q均為高電平的期間內(nèi) 進(jìn)行低電平輸出，所以，波形定時(shí)整形部24僅在輸出信號(hào)A和輸出信號(hào)Q均為高 電平的期間內(nèi)輸出高電平的輸出信號(hào)X(X1， X2，……)(參照?qǐng)D15)。
根據(jù)圖15的時(shí)序圖說(shuō)明上述結(jié)構(gòu)的移位寄存器201的動(dòng)作。第一級(jí)觸發(fā)器 21-l在被輸入作為置位信號(hào)的啟動(dòng)脈沖SP時(shí)被置位(圖示的"a")，輸出信號(hào)Q1
為高電平。
當(dāng)?shù)谝患?jí)觸發(fā)器21-1的輸出信號(hào)Q1為高電平時(shí)，由第一級(jí)觸發(fā)器21-1所對(duì) 應(yīng)的錯(cuò)誤動(dòng)作防止電路22-l，具體而言，由錯(cuò)誤動(dòng)作防止電路22-l的波形定時(shí) 整形部24a輸出輸出信號(hào)Xl，并且，輸出信號(hào)X1被作為移位寄存器201的第一級(jí) 的輸出信號(hào)進(jìn)行輸出，其中，上述輸出信號(hào)X1在錯(cuò)誤動(dòng)作防止電路22-1的相位 差檢測(cè)部23a所生成的輸出信號(hào)Al處于高電平期間內(nèi)為高電平。
另外，上述輸出信號(hào)Xl還被作為置位信號(hào)輸入第二級(jí)觸發(fā)器21-2，第二級(jí) 觸發(fā)器21-2在輸出信號(hào)X1成為高電平的定時(shí)被置位(圖示的"b")，與上述同樣 地，第二級(jí)觸發(fā)器21-2的輸出信號(hào)Q2為高電平。當(dāng)?shù)诙?jí)觸發(fā)器21-2的輸出信 號(hào)Q2為高電平時(shí)，由第二級(jí)觸發(fā)器21-2所對(duì)應(yīng)的錯(cuò)誤動(dòng)作防止電路22-2，具體 而言，由錯(cuò)誤動(dòng)作防止電路22-2的波形定時(shí)整形部24b輸出輸出信號(hào)X2，并且， 輸出信號(hào)X2被作為移位寄存器201的第二級(jí)的輸出信號(hào)進(jìn)行輸出，其中，上述 輸出信號(hào)X2在錯(cuò)誤動(dòng)作防止電路22-2的相位差檢測(cè)部23b所生成的輸出信號(hào)A2
處于高電平期間內(nèi)為高電平。
與上述同樣地，上述輸出信號(hào)X2還被作為置位信號(hào)輸入第三級(jí)觸發(fā)器 21-3，第三級(jí)觸發(fā)器21-3在輸出信號(hào)X2成為高電平的定時(shí)被置位(圖示的"c")， 由所對(duì)應(yīng)的錯(cuò)誤動(dòng)作防止電路22-3輸出輸出信號(hào)X3，并且，輸出信號(hào)X3被作為 移位寄存器201的第三級(jí)的輸出信號(hào)進(jìn)行輸出，其中，上述輸出信號(hào)X3在輸出 信號(hào)A3處于高電平期間內(nèi)為高電平。另外，上述輸出信號(hào)X2還被作為重置信號(hào) 輸入前一級(jí)、即，第一級(jí)觸發(fā)器21-1，因此，第一級(jí)觸發(fā)器21-1在輸出信號(hào)X2 成為高電平的定時(shí)被重置(圖示的"e")，輸出信號(hào)Q1成為低電平。
與上述同樣地，上述輸出信號(hào)X3還被作為置位信號(hào)輸入第四級(jí)觸發(fā)器 21-4，第四級(jí)觸發(fā)器21-4在輸出信號(hào)X3成為高電平的定時(shí)被置位(圖示的"d")， 另外，上述輸出信號(hào)X3還被作為重置信號(hào)輸入前一級(jí)、S卩，第二級(jí)觸發(fā)器21-2， 因此，第二級(jí)觸發(fā)器21-2在輸出信號(hào)X3成為高電平的定時(shí)被重置(圖示的"f")。
上述觸發(fā)器21的置位/重置動(dòng)作和錯(cuò)誤動(dòng)作防止電路22的輸出信號(hào)X(X1， X2，……)的輸出動(dòng)作在移位寄存器201的每一級(jí)中依次進(jìn)行，由此，移位寄存 器201的第奇數(shù)級(jí)輸出輸出信號(hào)X1、 X3，移位寄存器201的第偶數(shù)級(jí)輸出輸出信 號(hào)X2， X4，……。其結(jié)果，可輸出不相互重疊的輸出信號(hào)X(X1， X2，……)。
上述輸出信號(hào)X1、 X3利用了輸出信號(hào)A1， A3，……的高電平期間，上述輸出 信號(hào)X2， X4，……利用了輸出信號(hào)A2， A4，……的高電平期間，其中，上述 輸出信號(hào)A1， A3，……是第奇數(shù)級(jí)用的去重疊時(shí)鐘信號(hào)，上述輸出信號(hào)A2， A4，……是第偶數(shù)級(jí)用的去重疊時(shí)鐘信號(hào)。
所以，將上述輸出信號(hào)X(X1， X2，……)用作下一級(jí)觸發(fā)器21的置位信號(hào)， 由此，即使在時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB之間存在相位延遲，移位寄存器201 也能夠正常動(dòng)作而不會(huì)進(jìn)行動(dòng)作錯(cuò)誤。
專(zhuān)利文獻(xiàn)l:日本國(guó)專(zhuān)利申請(qǐng)公開(kāi)特開(kāi)2005-222655號(hào)公報(bào)，2005年8月18 日公開(kāi)；
專(zhuān)利文獻(xiàn)2:日本國(guó)專(zhuān)利申請(qǐng)公開(kāi)特幵2004-126551號(hào)公報(bào)，2004年4月22 日公開(kāi)；
專(zhuān)利文獻(xiàn)3:日本國(guó)專(zhuān)利第3536657號(hào)公報(bào)，1999年IO月15日公開(kāi)于日本國(guó) 專(zhuān)利申請(qǐng)公開(kāi)特開(kāi)平ll-282397號(hào)公報(bào)，2004年3月26日登記注冊(cè)；
專(zhuān)利文獻(xiàn)4:日本國(guó)專(zhuān)利申請(qǐng)公開(kāi)特開(kāi)平5-2889號(hào)公報(bào)，1993年l月8日公開(kāi)。
發(fā)明內(nèi)容
在上述專(zhuān)利文獻(xiàn)1所示的移位寄存器201所具有的錯(cuò)誤動(dòng)作防止部203的各 錯(cuò)誤動(dòng)作防止電路22中使用了CMOS結(jié)構(gòu)的晶體管電路。在CMOS結(jié)構(gòu)中，當(dāng) 輸入信號(hào)的電平發(fā)生變化時(shí)，在電源之間將瞬時(shí)通過(guò)穿越性電流。例如，假設(shè) 對(duì)圖16(a)所示的CMOS反相器輸入圖16(b)所示的輸入信號(hào)。在如圖16(b)中圓形 部分所示那樣輸入信號(hào)由低電平變化為高電平時(shí)，pM0S晶體管211由導(dǎo)通狀態(tài) 變化為截止?fàn)顟B(tài)，并且，nMOS晶體管212由截止?fàn)顟B(tài)變化為導(dǎo)通狀態(tài)。但是， 在上述信號(hào)電平發(fā)生變化的過(guò)程中，存在著pMOS晶體管211和nMOS晶體管212 均導(dǎo)通的期間。在該期間內(nèi)，如圖16(c)所示，尖峰狀的穿越性電流從電源VDD 流向電源VSS。在輸入信號(hào)由高電平變化為低電平時(shí)，也會(huì)同樣通過(guò)穿越性電 流。即，每當(dāng)進(jìn)行導(dǎo)通切換動(dòng)作以導(dǎo)通高電平輸出路徑或低電平輸出路徑時(shí)就 會(huì)有穿越性電流通過(guò)，其中，上述高電平輸出路徑包括pMOS晶體管，上述低 電平輸出路徑包括nMOS晶體管。
與錯(cuò)誤動(dòng)作防止電路22無(wú)關(guān)地，上述穿越性電流的通過(guò)將導(dǎo)致發(fā)生這樣的 問(wèn)題，即其中包括穿越性電流發(fā)生部分的電路的功耗增加，并且，在電源線 中發(fā)生高頻噪聲。另外，現(xiàn)在的液晶面板由于像素?cái)?shù)量增加而實(shí)現(xiàn)了高精細(xì)化，
移位寄存器所包括的觸發(fā)器的級(jí)數(shù)也相應(yīng)地增多。因此，發(fā)生穿越性電流的部 分也增多，穿越性電流所導(dǎo)致的缺陷進(jìn)一步顯著化。尤其在上述錯(cuò)誤動(dòng)作防止
電路22的情況下，如圖15所示，作為去重疊時(shí)鐘信號(hào)的輸出信號(hào)Al, A2，…… 在輸出信號(hào)Q1， Q2,……的低電平期間(無(wú)效期間)內(nèi)也會(huì)按照時(shí)鐘信號(hào)CK、 CKB的周期發(fā)生高低電平變化，因此，就會(huì)頻繁地通過(guò)穿越性電流，其中，上 述輸出信號(hào)Q1， Q2，……的低電平期間為不生成輸出信號(hào)X1， X2，……的高 電平期間。所以，其中包括錯(cuò)誤動(dòng)作防止電路22在內(nèi)的移位寄存器201的功耗 顯著增加，并且，高頻噪聲的發(fā)生頻率也非常高。
本發(fā)明是鑒于上述問(wèn)題而進(jìn)行開(kāi)發(fā)的，目的在于實(shí)現(xiàn)下述驅(qū)動(dòng)電路、具備 該驅(qū)動(dòng)電路的顯示裝置以及顯示裝置的驅(qū)動(dòng)方法，即在各級(jí)中通過(guò)對(duì)觸發(fā)器 的輸出信號(hào)和第一及第二時(shí)鐘信號(hào)進(jìn)行組合運(yùn)算生成下一級(jí)的觸發(fā)器的輸入 信號(hào)，并且，在各級(jí)中由觸發(fā)器的輸出信號(hào)生成作為顯示面板的驅(qū)動(dòng)信號(hào)的移 位寄存器的輸出信號(hào)，可防止移位寄存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致 的功耗增加以及高頻噪聲的發(fā)生。
為了解決上述課題，本發(fā)明的驅(qū)動(dòng)電路具備其各級(jí)包括有觸發(fā)器的移位寄 存器，上述各級(jí)通過(guò)MOS型的邏輯運(yùn)算生成下一級(jí)的上述觸發(fā)器的輸入信號(hào)， 并且，上述各級(jí)由上述觸發(fā)器的輸出信號(hào)來(lái)生成作為顯示面板的驅(qū)動(dòng)信號(hào)的上 述移位寄存器的輸出信號(hào)，其中，在上述邏輯運(yùn)算中使用上述觸發(fā)器的輸出信 號(hào)、第一時(shí)鐘信號(hào)和/或第二時(shí)鐘信號(hào)，該驅(qū)動(dòng)電路的特征在于在上述觸發(fā) 器的輸出信號(hào)無(wú)效時(shí)，對(duì)進(jìn)行上述邏輯運(yùn)算的邏輯運(yùn)算電路輸入上述觸發(fā)器的 輸出信號(hào)，由此，在上述邏輯運(yùn)算電路內(nèi)的各邏輯導(dǎo)出級(jí)中迸行上述邏輯運(yùn)算， 使得阻止由上述第一時(shí)鐘信號(hào)和/或上述第二時(shí)鐘信號(hào)的周期性電平變化所 引起的多個(gè)邏輯導(dǎo)出路徑間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè)邏輯導(dǎo)出路徑的 邏輯導(dǎo)出所使用的電源電壓各異。
另外，為了解決上述課題，本發(fā)明提供一種顯示裝置的驅(qū)動(dòng)方法，該顯示 裝置的驅(qū)動(dòng)電路具備其各級(jí)包括有觸發(fā)器的移位寄存器，上述各級(jí)通過(guò)MOS型 的邏輯運(yùn)算生成下一級(jí)的上述觸發(fā)器的輸入信號(hào)，并且，上述各級(jí)由上述觸發(fā) 器的輸出信號(hào)來(lái)生成作為顯示面板的驅(qū)動(dòng)信號(hào)的上述移位寄存器的輸出信號(hào)， 其中，在上述邏輯運(yùn)算中使用上述觸發(fā)器的輸出信號(hào)、第一時(shí)鐘信號(hào)和/或第 二時(shí)鐘信號(hào)，該驅(qū)動(dòng)方法的特征在于在上述觸發(fā)器的輸出信號(hào)無(wú)效時(shí)，對(duì)進(jìn) 行上述邏輯運(yùn)算的邏輯運(yùn)算電路輸入上述觸發(fā)器的輸出信號(hào)，由此，在上述邏
輯運(yùn)算電路內(nèi)的各邏輯導(dǎo)出級(jí)中進(jìn)行上述邏輯運(yùn)算，使得阻止由上述第一時(shí)鐘 信號(hào)和/或上述第二時(shí)鐘信號(hào)的周期性電平變化所引起的多個(gè)邏輯導(dǎo)出路徑 間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè)邏輯導(dǎo)出路徑的邏輯導(dǎo)出所使用的電源電 壓各異。
另外，在本發(fā)明中，臨時(shí)存儲(chǔ)數(shù)據(jù)的電路及元件被定義為觸發(fā)器。 根據(jù)上述發(fā)明，在觸發(fā)器的輸出信號(hào)無(wú)效時(shí)，觸發(fā)器的這種無(wú)效的輸出信
號(hào)被輸入進(jìn)行MOS型邏輯運(yùn)算的邏輯運(yùn)算電路，由此，在該邏輯運(yùn)算電路的各 邏輯導(dǎo)出級(jí)中，可阻止由第一時(shí)鐘信號(hào)和/或第二時(shí)鐘信號(hào)的周期性電平變化 所引起的多個(gè)邏輯導(dǎo)出路徑間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè)邏輯導(dǎo)出路徑 的邏輯導(dǎo)出所使用的電源電壓各異。
因此，在觸發(fā)器的輸出信號(hào)為無(wú)效的期間，在MOS型邏輯運(yùn)算電路的各邏 輯導(dǎo)出級(jí)中，不會(huì)通過(guò)穿越性電流，該穿越性電流是指由多個(gè)邏輯導(dǎo)出路徑根 據(jù)第一時(shí)鐘信號(hào)和/或第二時(shí)鐘信號(hào)的周期性電平變化而同時(shí)導(dǎo)通所引起的 電流。在防止移位寄存器的錯(cuò)誤動(dòng)作時(shí)使用邏輯運(yùn)算電路的情況下，即使第一 時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間并且其相位彼 此錯(cuò)開(kāi)半個(gè)周期，根據(jù)上述結(jié)構(gòu)，也能夠防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊。
通過(guò)上述，可以取得這樣的效果，即可防止移位寄存器的錯(cuò)誤動(dòng)作并抑 制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲的發(fā)生。
本發(fā)明的其他目的、特征和優(yōu)點(diǎn)在以下的描述中會(huì)變得十分明了。以下， 參照附圖來(lái)明確本發(fā)明的優(yōu)點(diǎn)。
圖l表示本發(fā)明的第l實(shí)施方式，是表示移位寄存器的要部結(jié)構(gòu)的電路框圖。
圖2是表示圖1的移位寄存器的動(dòng)作的時(shí)序圖。
圖3是表示圖1的移位寄存器中的NAND電路的第1結(jié)構(gòu)示例的電路圖。 圖4(a)是表示圖l的移位寄存器中的NAND電路的第2結(jié)構(gòu)示例的電路圖，
圖4(b)是說(shuō)明時(shí)鐘信號(hào)的高電平和低電平的波形圖。
圖5是表示圖1的移位寄存器中的NAND電路的第3結(jié)構(gòu)示例的電路圖。 圖6(a)至圖6(c)是說(shuō)明時(shí)鐘信號(hào)的波形失真所導(dǎo)致的移位寄存器的錯(cuò)誤動(dòng)
作的時(shí)序圖。
圖7表示現(xiàn)有技術(shù)，是表示去除雙倍脈沖的重疊的移位寄存器的要部結(jié)構(gòu) 的電路框圖。
圖8表示本發(fā)明的第2實(shí)施方式，是表示移位寄存器的要部結(jié)構(gòu)的電路框圖。
圖9是表示圖8的移位寄存器的動(dòng)作的時(shí)序圖。
圖10表示本發(fā)明的第2實(shí)施方式，是表示另一移位寄存器的要部結(jié)構(gòu)的電 路框圖。
圖11是表示圖10的移位寄存器的動(dòng)作的時(shí)序圖。
圖12表示現(xiàn)有技術(shù)，是表示移位寄存器的要部結(jié)構(gòu)的電路框圖。
圖13是表示圖12的移位寄存器的動(dòng)作的時(shí)序圖。
圖14表示現(xiàn)有技術(shù)，是表示另一移位寄存器的要部結(jié)構(gòu)的電路框圖。
圖15是表示圖14的移位寄存器的動(dòng)作的時(shí)序圖。
圖16(a)至圖16(c)是用于說(shuō)明穿越性電流的圖。
標(biāo)號(hào)說(shuō)明
1 移位寄存器(驅(qū)動(dòng)電路)
2 觸發(fā)器部
3 錯(cuò)誤動(dòng)作防止部
11 觸發(fā)器
12 錯(cuò)誤動(dòng)作防止電路 15a、 15b NAND電路
16a、 16b NOR電路
X 輸出信號(hào)(移位寄存器的輸出信號(hào)、下一級(jí)觸發(fā)器的輸入信
號(hào))
Q 輸出信號(hào)(觸發(fā)器的輸出信號(hào)、移位寄存器的輸出信號(hào))
Qd 延遲信號(hào)
Qno(圖8) 輸出信號(hào)(觸發(fā)器的輸出信號(hào))
QBd 延遲信號(hào)
Qno(圖lO) 中間信號(hào)(觸發(fā)器的輸出信號(hào))
具體實(shí)施例方式
以下，通過(guò)實(shí)施例和比較例，對(duì)本發(fā)明進(jìn)行詳細(xì)地說(shuō)明。但是，所涉及到
的實(shí)施例和比較例并不對(duì)本發(fā)明構(gòu)成任何限制。 (實(shí)施方式l)
以下，根據(jù)圖1至圖5，說(shuō)明本發(fā)明的一個(gè)實(shí)施方式。
圖l表示本實(shí)施方式的移位寄存器l的結(jié)構(gòu)。假定通過(guò)移位寄存器l向諸如
液晶面板等的顯示面板寫(xiě)入顯示數(shù)據(jù)，移位寄存器l連接電平轉(zhuǎn)換器(level shifter)、模擬開(kāi)關(guān)等，上述電平轉(zhuǎn)換器對(duì)輸出信號(hào)實(shí)施電平轉(zhuǎn)換，上述模擬開(kāi) 關(guān)被上述電平轉(zhuǎn)換器的輸出信號(hào)驅(qū)動(dòng)。作為其中具備上述顯示面板的顯示裝置 的驅(qū)動(dòng)電路，可以?xún)H由上述移位寄存器l構(gòu)成，也可以包括移位寄存器l以及與 移位寄存器l連接的電平轉(zhuǎn)換器、模擬開(kāi)關(guān)等。
另外，關(guān)于移位寄存器l的各級(jí)序號(hào)，從圖l的左端記載的第一級(jí)開(kāi)始依次 標(biāo)記為l， 2， 3……。在各構(gòu)件序號(hào)的末尾記載的-1， -2， -3……表示該構(gòu)件所 屬的級(jí)的序號(hào)。
移位寄存器1包括觸發(fā)器部2和錯(cuò)誤動(dòng)作防止部3。觸發(fā)器部2在每一級(jí)都設(shè) 置有RS型觸發(fā)器11(11-1， 11-2，……)。錯(cuò)誤動(dòng)作防止部3在每一級(jí)都設(shè)置有錯(cuò) 誤動(dòng)作防止電路12(12-1， 12-2，……)。換言之，移位寄存器l在每一級(jí)都設(shè)置 有RS型觸發(fā)器(以下，僅稱(chēng)之為"觸發(fā)器")ll，并且，對(duì)應(yīng)于各觸發(fā)器ll分別 設(shè)置一個(gè)錯(cuò)誤動(dòng)作防止電路12，其中，各觸發(fā)器11的輸出信號(hào)Q(Q1， Q2，……) 被輸入所對(duì)應(yīng)的錯(cuò)誤動(dòng)作防止電路12。對(duì)上述結(jié)構(gòu)的移位寄存器l輸入啟動(dòng)脈 沖SP和兩個(gè)具有不同相位的時(shí)鐘信號(hào)CK、 CKB。
在觸發(fā)器部2中，當(dāng)啟動(dòng)脈沖SP被輸入圖1左端的第一級(jí)觸發(fā)器11-1的S端 時(shí)，就從左端的觸發(fā)器11開(kāi)始依次輸出輸出信號(hào)Q(Q1， Q2，……)。
當(dāng)RS型觸發(fā)器11的S端被輸入有效(這里是指"高電平")的置位信號(hào)時(shí)， 觸發(fā)器ll被置位，其Q端的輸出信號(hào)Q(Q1， Q2，……)成為高電平，之后，即 使置位信號(hào)無(wú)效(這里是指"低電平")，也將繼續(xù)保持上述輸出狀態(tài)。當(dāng)觸發(fā) 器11的R端被輸入有效(這里是指"高電平")的重置信號(hào)時(shí)，觸發(fā)器ll被重置， 輸出信號(hào)Q成為低電平，之后，即使重置信號(hào)無(wú)效(這里是指"低電平")，在輸 入下一個(gè)有效的置位信號(hào)之前也將繼續(xù)保持上述輸出狀態(tài)。
對(duì)各觸發(fā)器11中位于圖1左端的第一級(jí)觸發(fā)器11-1輸入啟動(dòng)脈沖SP作為置 位信號(hào)。對(duì)第二級(jí)觸發(fā)器11-2及其之后的各級(jí)觸發(fā)器11分別輸入由前一級(jí)錯(cuò)誤 動(dòng)作防止電路12輸出的輸出信號(hào)X(X1， X2,……)作為置位信號(hào)。各級(jí)錯(cuò)誤動(dòng) 作防止電路12利用所對(duì)應(yīng)級(jí)的觸發(fā)器11的輸出信號(hào)Q(Q1， Q2，……)、時(shí)鐘信
號(hào)(第一時(shí)鐘信號(hào))CK和時(shí)鐘信號(hào)(第二時(shí)鐘信號(hào))CKB生成輸出信號(hào)X(X1， X2，......)。
時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB具有相同的高電平期間和低電平期間。并且， 二者之間存在相位延遲，與時(shí)鐘信號(hào)CK相比較而言，時(shí)鐘信號(hào)CKB的相位延遲 半個(gè)周期，或者，相位延遲大于半個(gè)周期而小于一個(gè)周期。另外，作為移位寄 存器l的輸出信號(hào)，使用輸出信號(hào)X(Xl, X2，……)或輸出信號(hào)Q(Q1， Q2,……)。 在輸出信號(hào)X(X1， X2，……)用作為移位寄存器l的輸出信號(hào)的情況下，輸出信 號(hào)X(X1， X2，……)既作為下一級(jí)觸發(fā)器ll的置位信號(hào)，又作為移位寄存器l 的輸出信號(hào)。如果輸出信號(hào)X成為下一級(jí)觸發(fā)器11的置位信號(hào)，那么，就無(wú)需 在移位寄存器l的輸出信號(hào)之外另行生成下一級(jí)觸發(fā)器ll的輸入信號(hào)。
另外，錯(cuò)誤動(dòng)作防止電路12的輸出信號(hào)X(X2， X3，……)分別被作為重置 信號(hào)輸入其上一級(jí)的觸發(fā)器ll。
錯(cuò)誤動(dòng)作防止部3的作用在于即使如圖2所示那樣，由于時(shí)鐘信號(hào)CK和時(shí) 鐘信號(hào)CKB之間相位延遲不同于半個(gè)周期而導(dǎo)致發(fā)生時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào) CKB均為高電平的期間或時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB均為低電平的期間，也能 夠通過(guò)避免輸出信號(hào)X1， X2，……的脈沖期間相互重疊來(lái)防止移位寄存器l進(jìn) 行錯(cuò)誤動(dòng)作。另外，圖2所示的"延遲"表示較半個(gè)周期的相位延遲發(fā)生進(jìn)一 步延遲的情況。為此，錯(cuò)誤動(dòng)作防止部3的各錯(cuò)誤動(dòng)作防止電路12利用其所屬 級(jí)的觸發(fā)器11的輸出信號(hào)Q(Q1， Q2，……)、時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB，通 過(guò)M0S型的邏輯運(yùn)算生成輸出信號(hào)X(X1， X2，……)。并且，在進(jìn)行上述邏輯 運(yùn)算的邏輯運(yùn)算電路的各邏輯導(dǎo)出級(jí)中，當(dāng)輸入的輸出信號(hào)Q(Q1， Q2，……) 有效(這里是指"高電平")時(shí)，可根據(jù)時(shí)鐘信號(hào)CK或時(shí)鐘信號(hào)CKB的周期性電 平變化進(jìn)行導(dǎo)通切換動(dòng)作以導(dǎo)通高電平輸出用邏輯導(dǎo)出路徑或低電平輸出用 邏輯導(dǎo)出路徑；當(dāng)輸入的輸出信號(hào)Q(Q1， Q2，……)無(wú)效(這里是指"低電平") 時(shí)就阻止上述導(dǎo)通切換動(dòng)作，其中，上述周期性電平變化例如為信號(hào)由高電平 向低電平變化或由低電平向高電平變化。
另外，觸發(fā)器11的輸出信號(hào)Q有效是指下述期間，即觸發(fā)器H使得移位 寄存器1的本級(jí)的輸出信號(hào)(X或Q)有效，而且，向下一級(jí)觸發(fā)器ll傳遞脈沖。
錯(cuò)誤動(dòng)作防止電路12由時(shí)鐘脈沖提取部13(13a， 13b)和波形定時(shí)整形部 14(14a， 14b)構(gòu)成。
時(shí)鐘脈沖提取部13由時(shí)鐘信號(hào)CK或時(shí)鐘信號(hào)CKB的波形提取一個(gè)脈沖，
并將所提取的脈沖作為預(yù)定極性的脈沖且將其輸出。含有上述所輸出的脈沖的
信號(hào)被作為輸出信號(hào)A(A1， A2，……)。
第奇數(shù)級(jí)的時(shí)鐘脈沖提取部13a由時(shí)鐘信號(hào)CK提取一個(gè)脈沖，生成輸出信 號(hào)A1， A3，……并將其輸出。第偶數(shù)級(jí)的時(shí)鐘脈沖提取部13b由時(shí)鐘信號(hào)CKB 提取一個(gè)脈沖，生成輸出信號(hào)A2， A4，……并將其輸出(參照?qǐng)D2)。
為進(jìn)行上述動(dòng)作，第奇數(shù)級(jí)的時(shí)鐘脈沖提取部13a由NAND電路15a構(gòu)成， 第偶數(shù)級(jí)的時(shí)鐘脈沖提取部13b由NAND電路15b構(gòu)成。NAND電路15a是二輸入 電路， 一個(gè)輸入端輸入時(shí)鐘信號(hào)CK，另一個(gè)輸入端輸入時(shí)鐘脈沖提取部13a所 屬級(jí)的觸發(fā)器11的輸出信號(hào)Q(Q1， Q3，……)。NAND電路15b是二輸入電路， 一個(gè)輸入端輸入時(shí)鐘信號(hào)CKB，另一個(gè)輸入端輸入時(shí)鐘脈沖提取部13b所屬級(jí) 的觸發(fā)器11的輸出信號(hào)Q(Q2， Q4，……)。在本實(shí)施方式中，將NAND電路15a 進(jìn)行的NAND運(yùn)算稱(chēng)為第一NAND運(yùn)算，將NAND電路15b進(jìn)行的NAND運(yùn)算稱(chēng) 為第二NAND運(yùn)算。
第奇數(shù)級(jí)的波形定時(shí)整形部14a由時(shí)鐘脈沖提取部13a的輸出信號(hào)Al， A3，……的脈沖，生成并輸出輸出信號(hào)X1，X3，……，上述輸出信號(hào)X1，X3，…… 是從上述脈沖的開(kāi)始定時(shí)側(cè)除去重疊期間并進(jìn)行電平反轉(zhuǎn)后所得到的信號(hào)，其 中，在上述重疊期間內(nèi)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB均為高電平(參照?qǐng)D2)。第 偶數(shù)級(jí)的波形定時(shí)整形部14b由時(shí)鐘脈沖提取部13b的輸出信號(hào)A2， A4，……的 脈沖，生成并輸出輸出信號(hào)X2， X4，……，上述輸出信號(hào)X2， X4，……是從
上述脈沖的結(jié)束定時(shí)側(cè)除去重疊期間并進(jìn)行電平反轉(zhuǎn)后所得到的信號(hào)，其中， 在上述重疊期間內(nèi)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB均為高電平。
為進(jìn)行上述動(dòng)作，第奇數(shù)級(jí)的波形定時(shí)整形部14a由NOR電路16a構(gòu)成，第 偶數(shù)級(jí)的波形定時(shí)整形部14b由NOR電路16b構(gòu)成。NOR電路16a是二輸入電路， 一個(gè)輸入端輸入波形定時(shí)整形部14a所屬級(jí)的輸出信號(hào)A(Al， A3，……)，艮P ， 第一NAND運(yùn)算的結(jié)果，另一個(gè)輸入端輸入時(shí)鐘信號(hào)CKB。 NOR電路16b是二輸 入電路， 一個(gè)輸入端輸入波形定時(shí)整形部14b所屬級(jí)的輸出信號(hào)A(A2， A4，……)，即，第二NAND運(yùn)算的結(jié)果，另一個(gè)輸入端輸入時(shí)鐘信號(hào)CK。在 本實(shí)施方式中，將NOR電路16a進(jìn)行的NOR運(yùn)算稱(chēng)為第一NOR運(yùn)算，將NOR電 路16b進(jìn)行的NOR運(yùn)算稱(chēng)為第二NOR運(yùn)算。
接著，根據(jù)圖2，說(shuō)明上述移位寄存器l的動(dòng)作。
如圖2所示，對(duì)第一級(jí)觸發(fā)器11-1輸入啟動(dòng)脈沖信號(hào)SP。在啟動(dòng)脈沖信號(hào)
SP變成高電平的定時(shí)，觸發(fā)器11-1的的輸出信號(hào)Q1變成高電平(有效)。在下一 級(jí)的輸出信號(hào)X2變成高電平且被輸入觸發(fā)器11-1的R端之前，輸出信號(hào)Q1 —直 保持高電平狀態(tài)。輸出信號(hào)Ql和時(shí)鐘信號(hào)CK被輸入NAND電路15a，該NAND 電路15a構(gòu)成錯(cuò)誤動(dòng)作防止電路12-l的時(shí)鐘脈沖提取部13a。通過(guò)第一NAND運(yùn) 算，提取在輸出信號(hào)Q1的高電平期間內(nèi)所包含的、時(shí)鐘信號(hào)CK的一個(gè)脈沖并 進(jìn)行電平反轉(zhuǎn)。其結(jié)果，從NAND電路15a輸出輸出信號(hào)Al，其中，上述輸出 信號(hào)A1的脈沖在所提取的時(shí)鐘信號(hào)CK的高電平期間內(nèi)變成低電平。
并且，輸出信號(hào)Al和時(shí)鐘信號(hào)CKB輸入NOR電路16a，該NOR電路16a構(gòu)成 錯(cuò)誤動(dòng)作防止電路12-l的波形定時(shí)整形部14a。通過(guò)第一NOR運(yùn)算生成輸出信號(hào) XI，輸出信號(hào)X1是從輸出信號(hào)A1的脈沖期間(低電平期間)中去除重疊期間后進(jìn) 行電平反轉(zhuǎn)所得到的信號(hào)，在上述重疊期間內(nèi)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB均為 高電平。輸出信號(hào)Xl成為下一級(jí)觸發(fā)器ll-2的置位信號(hào)，同時(shí)也可用作移位寄 存器l的輸出信號(hào)。
在上一級(jí)的輸出信號(hào)X1變成高電平的定時(shí)，觸發(fā)器11-2的的輸出信號(hào)Q2 變成高電平(有效)。在下一級(jí)的輸出信號(hào)X3變成高電平且被輸入觸發(fā)器U-2的R 端之前，輸出信號(hào)Q2—直保持高電平狀態(tài)。輸出信號(hào)Q2和時(shí)鐘信號(hào)CKB被輸入 NAND電路15b，該NAND電路15b構(gòu)成錯(cuò)誤動(dòng)作防止電路12-2的時(shí)鐘脈沖提取 部13b。通過(guò)第二NAND運(yùn)算，提取在輸出信號(hào)Q2的高電平期間內(nèi)所包含的、 時(shí)鐘信號(hào)CK的一個(gè)脈沖并進(jìn)行電平反轉(zhuǎn)。其結(jié)果，從NAND電路15b輸出輸出 信號(hào)A2，其中，上述輸出信號(hào)A2的脈沖在所提取的時(shí)鐘信號(hào)CKB的高電平期間 內(nèi)變成低電平。
并且，輸出信號(hào)A2和時(shí)鐘信號(hào)CK被輸入NOR電路16b，該NOR電路16b構(gòu) 成錯(cuò)誤動(dòng)作防止電路12-2的波形定時(shí)整形部14b。通過(guò)第二NOR運(yùn)算生成輸出信 號(hào)X2，輸出信號(hào)X2是從輸出信號(hào)A2的脈沖期間(低電平期間)中去除重疊期間后 進(jìn)行電平反轉(zhuǎn)所得到的信號(hào)，在上述重疊期間內(nèi)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB 均為高電平。輸出信號(hào)X2成為下一級(jí)觸發(fā)器ll-3的置位信號(hào)，同時(shí)也可用作移 位寄存器l的輸出信號(hào)。
輸出信號(hào)X2和時(shí)鐘信號(hào)CKB同步地上升為高電平(圖示的"w")，該時(shí)鐘 信號(hào)CKB是時(shí)鐘脈沖提取部13b己提取的信號(hào)。所以，通過(guò)對(duì)觸發(fā)器11-1的R端 輸入上述輸出信號(hào)X2，使得觸發(fā)器11-1的輸出信號(hào)Q1滯后于時(shí)鐘信號(hào)CK下降 (圖示的"x")變?yōu)榈碗娖剑摃r(shí)鐘信號(hào)CK是錯(cuò)誤動(dòng)作防止電路12-1的時(shí)鐘脈沖
提取部3a要提取的信號(hào)。由此，輸出信號(hào)Q1的高電平期間具有可包含所要提 取的時(shí)鐘信號(hào)CK的整個(gè)脈沖的長(zhǎng)度。如上所述，錯(cuò)誤動(dòng)作防止電路12-1的時(shí)鐘 脈沖提取部13a可提取時(shí)鐘信號(hào)CK的一個(gè)完整脈沖并生成脈寬與其相等的輸出 信號(hào)A1。
在上一級(jí)的輸出信號(hào)X2變成高電平的定時(shí)，觸發(fā)器11-3的的輸出信號(hào)Q3 變成高電平(有效)。在下一級(jí)的輸出信號(hào)X4變成高電平且被輸入觸發(fā)器11-3的R 端之前，輸出信號(hào)Q3 —直保持高電平狀態(tài)。輸出信號(hào)Q3和時(shí)鐘信號(hào)CK被輸入 NAND電路15a，該NAND電路15a構(gòu)成錯(cuò)誤動(dòng)作防止電路12-3的時(shí)鐘脈沖提取部 13a。通過(guò)第一NAND運(yùn)算，提取在輸出信號(hào)Q3的高電平期間內(nèi)所包含的、時(shí) 鐘信號(hào)CK的一個(gè)脈沖并進(jìn)行電平反轉(zhuǎn)。其結(jié)果，從NAND電路15a輸出輸出信 號(hào)A3，其中，上述輸出信號(hào)A3的脈沖在已提取的時(shí)鐘信號(hào)CK的高電平期間內(nèi) 變成低電平。
并且，輸出信號(hào)A3和時(shí)鐘信號(hào)CKB被輸入NOR電路16a，該NOR電路16a 構(gòu)成錯(cuò)誤動(dòng)作防止電路12-3的波形定時(shí)整形部14a。通過(guò)第一NOR運(yùn)算生成輸出 信號(hào)X3，輸出信號(hào)X3是從輸出信號(hào)A3的脈沖期間(低電平期間)中去除重疊期間 后進(jìn)行電平反轉(zhuǎn)所得到的信號(hào)，在上述重疊期間內(nèi)時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB 均為高電平。輸出信號(hào)X3成為下一級(jí)觸發(fā)器ll-4的置位信號(hào)，同時(shí)也可用作移 位寄存器l的輸出信號(hào)。
輸出信號(hào)X3與時(shí)鐘信號(hào)CKB的下降(圖示的"z")同步地上升為高電平，上 述時(shí)鐘信號(hào)CKB的下降發(fā)生在時(shí)鐘脈沖提取部13a已提取的時(shí)鐘信號(hào)CK上升 (圖示的"y")為高電平之后。所以，通過(guò)對(duì)觸發(fā)器11-2的R端輸入上述輸出信 號(hào)X3，使得觸發(fā)器11-2的輸出信號(hào)Q2與時(shí)鐘信號(hào)CKB同步地下降為低電平(圖 示的"z")，該時(shí)鐘信號(hào)CKB是錯(cuò)誤動(dòng)作防止電路12-2的時(shí)鐘脈沖提取部13b要 提取的信號(hào)。由此，輸出信號(hào)Q2的高電平期間具有可包含所要提取的時(shí)鐘信號(hào) CKB的整個(gè)脈沖的長(zhǎng)度。如上所述，錯(cuò)誤動(dòng)作防止電路12-2的時(shí)鐘脈沖提取部 13b可提取時(shí)鐘信號(hào)CKB的一個(gè)完整脈沖并生成脈寬與其相等的輸出信號(hào)A2。
接著，與上述同樣地生成輸出信號(hào)X4， X5，……。由此，在輸出信號(hào)X1， X2，……中，在相鄰級(jí)的輸出信號(hào)X之間設(shè)置有期間間隔，該期間間隔相等于 時(shí)鐘信號(hào)CKB及時(shí)鐘信號(hào)CK均為高電平或均為低電平的期間。所以，在輸出信 號(hào)X1， X2，……中，不會(huì)有多個(gè)輸出信號(hào)X同時(shí)變成高電平的情況。換而言之， 即使在時(shí)鐘信號(hào)CKB和時(shí)鐘信號(hào)CK之間存在不同于半個(gè)周期的相位延遲，艮P，時(shí)鐘信號(hào)CKB較之于時(shí)鐘信號(hào)CK相位延遲大于半個(gè)周期而小于一個(gè)周期，也能 夠防止移位寄存器l進(jìn)行錯(cuò)誤動(dòng)作。另外，當(dāng)時(shí)鐘信號(hào)CKB和時(shí)鐘信號(hào)CK之間 僅存在半個(gè)周期的相位延遲時(shí)，相鄰級(jí)的輸出信號(hào)X之間的間隔為O，當(dāng)然，移 位寄存器l能夠進(jìn)行正常動(dòng)作。
在輸出信號(hào)X被用作為移位寄存器1的輸出信號(hào)的情況下，如果在液晶面板 的源極驅(qū)動(dòng)器中設(shè)置有移位寄存器l，那么，就能夠?qū)Ω髟礃O信號(hào)線逐條進(jìn)行 充電而不會(huì)使充電期間相互重疊。另外，如果在液晶面板的柵極驅(qū)動(dòng)器中設(shè)置 有移位寄存器l，那么，就能夠?qū)Ω鳀艠O信號(hào)線逐條進(jìn)行掃描。
另外，作為移位寄存器1的輸出信號(hào)，還可以使用輸出信號(hào)Q(Q1，Q2，……)。 但是，對(duì)于第一級(jí)之后的各級(jí)而言，輸出信號(hào)X成為高電平的上升定時(shí)不僅決 定前一級(jí)觸發(fā)器ll的重置定時(shí)，而且，決定下一級(jí)觸發(fā)器的置位定時(shí)。所以， 輸出信號(hào)Q的高電平期間不會(huì)和其兩級(jí)后的輸出信號(hào)Q的高電平期間重疊。因 此，如果在液晶面板的源極驅(qū)動(dòng)器中設(shè)置有移位寄存器l，那么，就能夠?qū)⑤?出信號(hào)Q用作所謂的"雙倍脈沖"，"雙倍脈沖"的脈寬約等于時(shí)鐘信號(hào)CKB 或時(shí)鐘信號(hào)CK的一個(gè)周期。其結(jié)果，能夠確保各源極信號(hào)線的充電時(shí)間。
接著，說(shuō)明NAND電路15a、 15b的結(jié)構(gòu)。
圖3表示NAND電路15a、 15b的第一結(jié)構(gòu)。上述NAND電路由MOS晶體管 31 34構(gòu)成。MOS晶體管31、 33為p溝道型，MOS晶體管32、 34為n溝道型。另 外，在錯(cuò)誤動(dòng)作防止電路12的邏輯運(yùn)算所使用的兩個(gè)電源中，其中一個(gè)電源、 即高電平側(cè)電源為電源VDD，另一個(gè)電源、即低電平側(cè)電源為電源VSS，上述 錯(cuò)誤動(dòng)作防止電路12包括NAND電路15a或15b。
MOS晶體管31的源極連接電源VDD，其漏極連接MOS晶體管32的漏極。 MOS晶體管33的源極連接電源VDD，其漏極連接MOS晶體管32的漏極。MOS 晶體管32的源極連接MOS晶體管34的漏極。MOS晶體管34的源極連接電源 VSS。即，MOS晶體管31和MOS晶體管33相互并聯(lián)連接而形成并聯(lián)電路，并且， MOS晶體管32和MOS晶體管34相互串聯(lián)連接而形成串聯(lián)電路，上述并聯(lián)電路和 串聯(lián)電路之間相互串聯(lián)連接。
MOS晶體管31的柵極和MOS晶體管32的柵極成為時(shí)鐘信號(hào)CK、 CKB的輸 入端，即，NAND電路15a、 15b的一個(gè)輸入端。MOS晶體管33的柵極和MOS晶 體管34的柵極成為輸出信號(hào)Q的輸入端，g卩，NAND電路15a、 15b的另一個(gè)輸 入端。另外，MOS晶體管31、 32、 33的漏極成為NAND電路15a、 15b的的輸出
端OUT。
根據(jù)上述結(jié)構(gòu)的NAND電路15a、 15b，當(dāng)MOS晶體管31成為導(dǎo)通狀態(tài)且/ 或MOS晶體管33成為導(dǎo)通狀態(tài)時(shí)，向輸出端OUT輸出高電平；當(dāng)MOS晶體管32、 34均成為導(dǎo)通狀態(tài)時(shí)向輸出端OUT輸出低電平。自電源VDD開(kāi)始經(jīng)由MOS晶體 管31至輸出端OUT的路徑被作為電源VDD的電壓輸出用路徑、艮卩，高電平輸出 用的邏輯導(dǎo)出路徑BH1。自電源VDD開(kāi)始經(jīng)由MOS晶體管33至輸出端OUT的路 徑被作為電源VDD的電壓輸出用路徑、即，高電平輸出用的邏輯導(dǎo)出路徑BH2。 自電源VSS開(kāi)始經(jīng)由MOS晶體管32、 34至輸出端OUT的路徑被作為電源VSS的 電壓輸出用路徑、即，低電平輸出用的邏輯導(dǎo)出路徑BL1。
在上述情況下，邏輯導(dǎo)出路徑BH1、 BH2和邏輯導(dǎo)出路徑BL1構(gòu)成一個(gè)將 高電平邏輯或低電平邏輯導(dǎo)出到輸出端OUT的邏輯導(dǎo)出級(jí)。在本實(shí)施方式中， 雖然NAND電路15a、 15b未分別構(gòu)成一個(gè)獨(dú)立的IC，但是，由于上述邏輯輸出 級(jí)的邏輯輸出端即輸出端OUT的后一級(jí)所連接的電路可以被視作該邏輯輸出 級(jí)的負(fù)載，所以，邏輯導(dǎo)出路徑BH1、 BH2是電流自電源VDD流向輸出端OUT 的源極電流路徑，邏輯導(dǎo)出路徑BLl是電流自輸出端OUT流向電源VSS的吸收 電流(sink current)路徑。在這種情況下，源極電流和吸收電流僅在導(dǎo)出邏輯剛 剛切換后通過(guò)。
在上述結(jié)構(gòu)的NAND電路15a、 15b中，當(dāng)輸出信號(hào)Q為高電平(有效)時(shí)， MOS晶體管33變成截止?fàn)顟B(tài)，而且，MOS晶體管34變成導(dǎo)通狀態(tài)。此時(shí)，邏輯 導(dǎo)出路徑BH2被阻斷。因此，當(dāng)輸入的時(shí)鐘信號(hào)CK或CKB為高電平時(shí)，MOS 晶體管31變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑BH1被阻斷，而且，MOS晶體管32變成 導(dǎo)通狀態(tài)，邏輯導(dǎo)出路徑BL1導(dǎo)通，向輸出端OUT輸出低電平，即，輸出信號(hào) A變成低電平。另一方面，當(dāng)輸入的時(shí)鐘信號(hào)CK或CKB為低電平時(shí)，MOS晶體 管31變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出路徑BH1導(dǎo)通，而且，MOS晶體管32變成截止?fàn)?態(tài)，邏輯導(dǎo)出路徑BL1被阻斷，向輸出端OUT輸出高電平，即，輸出信號(hào)A變 成高電平。
如上所述，當(dāng)輸出信號(hào)Q為高電平(有效)時(shí)，可根據(jù)輸入的時(shí)鐘信號(hào)CK或 CKB的電平變化進(jìn)行導(dǎo)通切換動(dòng)作以導(dǎo)通高電平輸出用的邏輯導(dǎo)出路徑BH1或 低電平輸出用的邏輯導(dǎo)出路徑BL1。因此，當(dāng)輸出信號(hào)Q為高電平(有效)時(shí)，由 于上述導(dǎo)通切換動(dòng)作，穿越性電流可從電源VDD流向電源VSS。
當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，MOS晶體管33變成導(dǎo)通狀態(tài)，而且，MOS
晶體管34變成截止?fàn)顟B(tài)。此時(shí)，邏輯導(dǎo)出路徑BH2導(dǎo)通，并且，邏輯導(dǎo)出路徑 BL1被阻斷。因此，當(dāng)輸入的時(shí)鐘信號(hào)CK或CKB為高電平時(shí)，MOS晶體管31、 32均變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑BH1被阻斷，向輸出端OUT輸出高電平，艮P， 輸出信號(hào)A變成高電平。另一方面，當(dāng)輸入的時(shí)鐘信號(hào)CK或CKB為低電平時(shí)， MOS晶體管31變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出路徑BH1導(dǎo)通，而且，MOS晶體管32變 成截止?fàn)顟B(tài)，向輸出端OUT輸出高電平，即，輸出信號(hào)A變成高電平。
如上所述，在輸出信號(hào)Q為低電平(無(wú)效)時(shí)，即使輸入的時(shí)鐘信號(hào)CK或CKB 的電平發(fā)生變化，由于邏輯導(dǎo)出路徑BL1被阻斷，所以，也只有邏輯導(dǎo)出路徑 BH2導(dǎo)通，或者，只有邏輯導(dǎo)出路徑BH1、 BH2導(dǎo)通。所以，諸如高電平輸出 用的邏輯導(dǎo)出路徑BH1和低電平輸出用的邏輯導(dǎo)出路徑BL1之間、高電平輸出 用的邏輯導(dǎo)出路徑BH2和低電平輸出用的邏輯導(dǎo)出路徑BL1之間等多個(gè)邏輯導(dǎo) 出路徑之間的導(dǎo)通切換動(dòng)作被阻止，其中，上述多個(gè)邏輯導(dǎo)出路徑進(jìn)行邏輯導(dǎo) 出所使用的電源電壓各不相同。因此，當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，高電平 輸出用的邏輯導(dǎo)出路徑BH1或BH2和低電平輸出用的邏輯導(dǎo)出路徑BL1之間不 再隨時(shí)鐘信號(hào)CK、 CKB的周期性電平變化而同時(shí)導(dǎo)通，穿越性電流不會(huì)從電源 VDD流向電源VSS。
如圖2所示，上述內(nèi)容相當(dāng)于下述，即NAND電路15a、 15b的輸出信號(hào)A 僅在輸出信號(hào)Q有效時(shí)發(fā)生電平變化；在輸出信號(hào)Q無(wú)效時(shí)，除了第偶數(shù)級(jí)的輸 出信號(hào)Q在有效與無(wú)效之間發(fā)生的電平變化之外，輸出信號(hào)A保持高電平狀態(tài)而 不會(huì)發(fā)生電平變化。所以，在輸出信號(hào)A所輸入的NOR電路16a、 16b中，由于 輸出信號(hào)A的作用，NOR電路16a、 16b的輸出信號(hào)X在輸出信號(hào)Q無(wú)效時(shí)被固定 為低電平。因此，在NOR電路16a、 16b的內(nèi)部，在邏輯導(dǎo)出級(jí)的高電平輸出用 的邏輯導(dǎo)出路徑和低電平輸出用的邏輯導(dǎo)出路徑之間的導(dǎo)通切換動(dòng)作被阻止。 由此，在NOR電路16a、 16b中，同樣地，當(dāng)輸出信號(hào)Q無(wú)效時(shí)，高電平輸出用 的邏輯導(dǎo)出路徑和低電平輸出用的邏輯導(dǎo)出路徑之間不再隨時(shí)鐘信號(hào)CK、CKB 的周期性電平變化而同時(shí)導(dǎo)通，穿越性電流不會(huì)通過(guò)NOR電路16a、 16b。
另外，邏輯導(dǎo)出級(jí)并不限于上述。如果在NAND電路、NOR電路等的邏輯 門(mén)中存在諸如CMOS反相器的用于導(dǎo)出邏輯并向后一級(jí)傳送的電路級(jí)，其中， 該電路級(jí)設(shè)置在門(mén)電路的中途，那么，邏輯導(dǎo)出級(jí)也包括這種電路級(jí)。另外， 邏輯導(dǎo)出級(jí)也包括作為獨(dú)立的邏輯門(mén)的CMOS反相器。
如上所述，在本實(shí)施方式中，對(duì)穿越性電流的通過(guò)期間實(shí)施限制。通過(guò)對(duì)
穿越性電流實(shí)施限制，其結(jié)果，能夠抑制因穿越性電流所導(dǎo)致的功率增加以及 因穿越性電流所導(dǎo)致的高頻噪聲。
圖4(a)表示NAND電路15a、 15b的第二結(jié)構(gòu)。上述NAND電路由MOS晶體 管41、 42構(gòu)成。MOS晶體管41為p溝道型，MOS晶體管42為n溝道型。另外，在 兩個(gè)電源中，其中一個(gè)電源為電源VDD，另一個(gè)電源為時(shí)鐘信號(hào)CK或CKB的 電源線。另外，假定在第奇數(shù)級(jí)中，不輸入時(shí)鐘信號(hào)CK,僅通過(guò)電源線輸入 時(shí)鐘信號(hào)CKB作為時(shí)鐘信號(hào)，由此，導(dǎo)出時(shí)鐘信號(hào)CK和輸出信號(hào)Q的NAND運(yùn) 算結(jié)果。在第偶數(shù)級(jí)中，不輸入時(shí)鐘信號(hào)CKB，僅通過(guò)電源線輸入時(shí)鐘信號(hào)CK 作為時(shí)鐘信號(hào)，由此，導(dǎo)出時(shí)鐘信號(hào)CKB和輸出信號(hào)Q的NAND運(yùn)算結(jié)果。
MOS晶體管41的源極連接電源VDD，其漏極連接MOS晶體管42的漏極。 MOS晶體管42的源極成為時(shí)鐘信號(hào)CK、 CKB的輸入端，即，NAND電路15a、 15b的一個(gè)輸入端。MOS晶體管41的柵極和MOS晶體管42的柵極成為輸出信號(hào) Q的輸入端、即，NAND電路15a、 15b的另一個(gè)輸入端。
圖4(b)表示時(shí)鐘信號(hào)CK、 CKB的電平。根據(jù)圖示，時(shí)鐘信號(hào)CK、 CKB的 低電平被設(shè)定為VSS，其高電平被設(shè)定為VDD-Vz。其中，Vz被設(shè)定為MOS晶 體管42的閾值電壓以上的電壓以使得當(dāng)輸出信號(hào)Q為高電平時(shí)MOS晶體管42能 夠成為導(dǎo)通狀態(tài)。
根據(jù)上述結(jié)構(gòu)的NAND電路15a、 15b，當(dāng)MOS晶體管41導(dǎo)通時(shí)，向輸出端 OUT輸出高電平；當(dāng)MOS晶體管42導(dǎo)通時(shí)，向輸出端OUT輸出要輸入的時(shí)鐘信 號(hào)CK、 CKB的電壓。自電源VDD開(kāi)始經(jīng)由晶體管41至輸出端OUT的路徑被作 為邏輯導(dǎo)出路徑B1。自時(shí)鐘信號(hào)CK、 CKB的輸入端開(kāi)始經(jīng)由MOS晶體管42至 輸出端OUT的路徑被作為邏輯導(dǎo)出路徑B2。在上述結(jié)構(gòu)的情況下，邏輯導(dǎo)出路 徑Bl和邏輯導(dǎo)出路徑B2構(gòu)成一個(gè)向輸出端OUT導(dǎo)出高電平或低電平邏輯的邏 輯導(dǎo)出級(jí)。輸出端OUT的后一級(jí)所連接的電路可被視作上述邏輯導(dǎo)出級(jí)的負(fù) 載。
邏輯導(dǎo)出路徑B1是輸出電源VDD的電壓的路徑，所以，是高電平輸出用的 邏輯導(dǎo)出路徑，是電流自電源VDD流向輸出端OUT的源極電流路徑。邏輯導(dǎo)出 路徑B2在邏輯導(dǎo)出路徑B1由導(dǎo)通狀態(tài)進(jìn)入阻斷狀態(tài)時(shí)導(dǎo)通，成為電流自輸出端 OUT流向時(shí)鐘信號(hào)CK、 CKB的輸入端的吸收電流路徑，之后，當(dāng)時(shí)鐘信號(hào)CK、 CKB由髙電平變成低電平時(shí)成為吸收電流路徑，當(dāng)時(shí)鐘信號(hào)CK、 CKB由低電平 變成高電平時(shí)成為電流自時(shí)鐘信號(hào)CK、CKB的輸入端流向輸出端OUT的源極電
流路徑。在這種情況下，源極電流和吸收電流僅在導(dǎo)出邏輯剛剛切換后通過(guò)。
在上述結(jié)構(gòu)的NAND電路15a、 15b中，當(dāng)輸出信號(hào)Q為高電平(有效)時(shí)， M0S晶體管41變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑B1被阻斷，而且，MOS晶體管42 變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出路徑B2導(dǎo)通，向輸出端OUT輸出時(shí)鐘信號(hào)CK、 CKB 的電壓。即，當(dāng)時(shí)鐘信號(hào)CK、 CKB為高電平時(shí)，輸出信號(hào)A變成高電平；當(dāng)時(shí) 鐘信號(hào)CK、 CKB為低電平時(shí)，輸出信號(hào)A變成低電平。
當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，MOS晶體管41變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出 路徑B1導(dǎo)通，而且，MOS晶體管42變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑B2被阻斷，與 時(shí)鐘信號(hào)CK、 CKB的電平無(wú)關(guān)地向輸出端OUT輸出高電平。S卩，輸出信號(hào)A變 成高電平。
根據(jù)圖4(a)所示的NAND電路，當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，多個(gè)邏輯 導(dǎo)出路徑之間的導(dǎo)通切換動(dòng)作被阻止，其中，上述多個(gè)邏輯導(dǎo)出路徑進(jìn)行邏輯 導(dǎo)出所使用的電源電壓各不相同。因此，能夠抑制穿越性電流，從而可抑制功 耗增加以及高頻噪聲的發(fā)生。另外，根據(jù)上述結(jié)構(gòu)，可以用開(kāi)關(guān)構(gòu)成NAND電 路，因此，能夠減少晶體管的數(shù)量，從而減小面積。
圖5表示NAND電路15a、 15b的第三結(jié)構(gòu)。上述NAND電路由MOS晶體管51、 52構(gòu)成。MOS晶體管51、 52為p溝道型。另外，在兩個(gè)電源中，其中一個(gè)電源 為電源VDD，另一個(gè)電源為時(shí)鐘信號(hào)CK、 CKB的電源線。另外，與圖4的情況 同樣地，假定在第奇數(shù)級(jí)中，不輸入時(shí)鐘信號(hào)CK，僅通過(guò)電源線輸入時(shí)鐘信 號(hào)CKB作為時(shí)鐘信號(hào)，由此，導(dǎo)出時(shí)鐘信號(hào)CK和輸出信號(hào)Q的NAND運(yùn)算結(jié)果。 另外，假定在第偶數(shù)級(jí)中，不輸入時(shí)鐘信號(hào)CKB，僅通過(guò)電源線輸入時(shí)鐘信 號(hào)CK作為時(shí)鐘信號(hào)，由此，導(dǎo)出時(shí)鐘信號(hào)CKB和輸出信號(hào)Q的NAND運(yùn)算結(jié)果。
MOS晶體管51的源極連接電源VDD，其漏極連接MOS晶體管52的源極。 MOS晶體管52的漏極成為時(shí)鐘信號(hào)CK、 CKB的輸入端，即，NAND電路15a、 15b的一個(gè)輸入端。MOS晶體管51的柵極成為輸出信號(hào)Q的輸入端、即，NAND 電路15a、 15b的另一個(gè)輸入端。MOS晶體管52的柵極成為輸出信號(hào)Q的電平反 轉(zhuǎn)信號(hào)QB的輸入端?？梢允馆敵鲂盘?hào)Q通過(guò)反相器而得到上述電平反轉(zhuǎn)信號(hào) QB，也可以從觸發(fā)器11的未圖示的QB端得到上述電平反轉(zhuǎn)信號(hào)QB。
在上述情況下，時(shí)鐘信號(hào)CK、 CKB的高電平被設(shè)定為VDD，其低電平被 設(shè)定為VSS。
根據(jù)上述結(jié)構(gòu)的NAND電路15a、 15b，當(dāng)MOS晶體管51導(dǎo)通時(shí)，向輸出端
OUT輸出高電平，當(dāng)MOS晶體管52導(dǎo)通時(shí)，向輸出端OUT輸出所輸入的時(shí)鐘信 號(hào)CK、 CKB的電壓。自電源VDD開(kāi)始經(jīng)由晶體管51至輸出端OUT的路徑被作 為邏輯導(dǎo)出路徑B3。自時(shí)鐘信號(hào)CK、 CKB的輸入端開(kāi)始經(jīng)由MOS晶體管52至 輸出端OUT的路徑被作為邏輯導(dǎo)出路徑B4。在上述結(jié)構(gòu)的情況下，邏輯導(dǎo)出路 徑B3和邏輯導(dǎo)出路徑B4構(gòu)成一個(gè)向輸出端OUT導(dǎo)出高電平或低電平邏輯的邏 輯導(dǎo)出級(jí)。輸出端OUT的后一級(jí)所連接的電路可被視作上述邏輯導(dǎo)出級(jí)的負(fù) 載。
邏輯導(dǎo)出路徑B3是用于輸出電源VDD的電壓的路徑，所以，是高電平輸出 用的邏輯導(dǎo)出路徑，且在邏輯導(dǎo)出路徑B4由導(dǎo)通狀態(tài)進(jìn)入阻斷狀態(tài)時(shí)導(dǎo)通，此 時(shí)，如果時(shí)鐘信號(hào)CK、 CKB為低電平，就成為電流自電源VDD流向輸出端OUT 的源極電流路徑，如果時(shí)鐘信號(hào)CK、 CKB為高電平，在電源VDD和輸出端OUT 之間就成為不通過(guò)電流的狀態(tài)。邏輯導(dǎo)出路徑B4在邏輯導(dǎo)出路徑B3由導(dǎo)通狀態(tài) 進(jìn)入阻斷狀態(tài)時(shí)導(dǎo)通，此時(shí)，如果時(shí)鐘信號(hào)CK、 CKB為低電平，就成為電流自 輸出端OUT流向時(shí)鐘信號(hào)CK、 CKB的輸入端的吸收電流路徑，如果時(shí)鐘信號(hào) CK、 CKB為高電平，在輸出端OUT和時(shí)鐘信號(hào)CK、 CKB的輸入端之間就成為 不通過(guò)電流的狀態(tài)，之后，當(dāng)時(shí)鐘信號(hào)CK、 CKB由高電平變成低電平時(shí)成為吸 收電流路徑，當(dāng)時(shí)鐘信號(hào)CK、 CKB由低電平變成高電平時(shí)成為電流自時(shí)鐘信號(hào) CK、 CKB的輸入端流向輸出端OUT的源極電流路徑。在這種情況下，源極電流 和吸收電流僅在導(dǎo)出邏輯剛剛切換后通過(guò)。
在上述結(jié)構(gòu)的NAND電路15a、 15b中，當(dāng)輸出信號(hào)Q為高電平(有效)時(shí)， MOS晶體管51變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑B3被阻斷，而且，MOS晶體管52 變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出路徑B4導(dǎo)通，因此，向輸出端OUT輸出時(shí)鐘信號(hào)CK、 CKB的電壓。S卩，當(dāng)時(shí)鐘信號(hào)CK、 CKB為高電平時(shí)輸出信號(hào)A變成高電平，當(dāng) 時(shí)鐘信號(hào)CK、 CKB為低電平時(shí)輸出信號(hào)A變成低電平。
當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，MOS晶體管51變成導(dǎo)通狀態(tài)，邏輯導(dǎo)出 路徑B3導(dǎo)通，而且，由于輸出信號(hào)Q的電平反轉(zhuǎn)信號(hào)QB變成高電平，所以， MOS晶體管52變成截止?fàn)顟B(tài)，邏輯導(dǎo)出路徑B4被阻斷，與時(shí)鐘信號(hào)CK、 CKB 的電平無(wú)關(guān)地向輸出端OUT輸出高電平。即，輸出信號(hào)A變成高電平。
根據(jù)圖5所示的NAND電路，當(dāng)輸出信號(hào)Q為低電平(無(wú)效)時(shí)，諸如邏輯導(dǎo) 出路徑B3和邏輯導(dǎo)出路徑B4之間等的多個(gè)邏輯導(dǎo)出路徑之間的導(dǎo)通切換動(dòng)作 被阻止，其中，上述多個(gè)邏輯導(dǎo)出路徑進(jìn)行邏輯導(dǎo)出所使用的電源電壓各不相
同，上述邏輯導(dǎo)出路徑B4是時(shí)鐘信號(hào)CK、 CKB為低電平時(shí)的邏輯導(dǎo)出路徑。 因此，能夠抑制穿越性電流，從而可抑制功耗增加以及高頻噪聲的發(fā)生。另外， 根據(jù)上述結(jié)構(gòu)，可以用開(kāi)關(guān)構(gòu)成NAND電路，因此，能夠減少晶體管的數(shù)量， 從而減小面積。
并且，圖5的結(jié)構(gòu)與圖4(a)不同，NAND電路15a、 15b、 g卩，時(shí)鐘脈沖提取 部13a、 13b可僅由p溝道型MOS晶體管構(gòu)成。同樣地，NAND電路15a、 15b、艮口 ， 時(shí)鐘脈沖提取部13a、 13b也可僅由n溝道型MOS晶體管構(gòu)成。如上所述，可僅 用一個(gè)極性的MOS晶體管來(lái)構(gòu)成其中還包括時(shí)鐘脈沖提取部13a、 13b之外的電 路在內(nèi)的移位寄存器l的整體電路，由此可簡(jiǎn)化制造工藝，降低制造成本。
另外，在上述說(shuō)明中，以?xún)蓚€(gè)邏輯導(dǎo)出路徑之間的情形為例，闡述了阻止 多個(gè)邏輯導(dǎo)出路徑之間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè)邏輯導(dǎo)出路徑進(jìn)行邏 輯導(dǎo)出所使用的電源電壓各不相同。但是，本發(fā)明并不限于此，也可以為阻止 三個(gè)以上的邏輯導(dǎo)出路徑之間的導(dǎo)通切換動(dòng)作，這三個(gè)以上的邏輯導(dǎo)出路徑進(jìn) 行邏輯導(dǎo)出所使用的電源電壓各不相同。在阻止導(dǎo)通切換動(dòng)作時(shí)，利用無(wú)效的 輸出信號(hào)Q，例如，將所使用的邏輯導(dǎo)出路徑之外的邏輯導(dǎo)出路徑保持為阻斷 狀態(tài)即可，這一點(diǎn)與上述示例相同。
以上對(duì)本實(shí)施方式進(jìn)行了說(shuō)明。在上述示例中，對(duì)于錯(cuò)誤動(dòng)作防止電路12 進(jìn)行的邏輯運(yùn)算，說(shuō)明以下的各種情況，即，利用了輸出信號(hào)Q和時(shí)鐘信號(hào)CK、 CKB的情況、預(yù)定級(jí)利用輸出信號(hào)Q和時(shí)鐘信號(hào)CK的情況，預(yù)定級(jí)利用輸出信 號(hào)Q和時(shí)鐘信號(hào)CKB的情況。除了利用輸出信號(hào)Q之外，利用時(shí)鐘信號(hào)CK和時(shí) 鐘信號(hào)CKB的兩者還是利用其中任意一者，這僅僅是具體電路結(jié)構(gòu)的形式上的 要求。 一般而言，對(duì)于任意級(jí)的邏輯運(yùn)算，利用時(shí)鐘信號(hào)CK和時(shí)鐘信號(hào)CKB 中的至少一者和輸出信號(hào)Q即可。
(實(shí)施方式2)
以下，根據(jù)圖6至圖11，說(shuō)明本發(fā)明的另一實(shí)施方式。另外，在本實(shí)施方 式中，如果沒(méi)有特別說(shuō)明，標(biāo)號(hào)與上述實(shí)施方式l所述構(gòu)件的標(biāo)號(hào)相同的構(gòu)件 具有相同的功能。
根據(jù)實(shí)施方式l中圖l所示的結(jié)構(gòu)，當(dāng)時(shí)鐘信號(hào)CK、 CKB的波形失真較大， 并且，在邏輯門(mén)之間、例如，NAND電路15a、 15b和NOR電路16a、 16b之間存 在邏輯閾值差異時(shí)，可能發(fā)生錯(cuò)誤動(dòng)作。圖6(a) 圖6(c)表示在時(shí)鐘信號(hào)CK出 現(xiàn)波形失真，并且，NAND電路15a、 15b的邏輯閾值VThnand和NOR電路16a、
16b的邏輯閾值VThnor之間存在差異時(shí)，NAND電路15a、 15b所識(shí)別的時(shí)鐘信號(hào) CKnand的高、低電平對(duì)輸出信號(hào)X、 Q、 A的影響以及NOR電路16a、 16b所識(shí) 別的時(shí)鐘信號(hào)CKnor的高、低電平對(duì)輸出信號(hào)X、 Q、 A的影響。時(shí)鐘信號(hào)CKB 和時(shí)鐘信號(hào)CK同樣地出現(xiàn)波形失真，關(guān)于這一點(diǎn)未進(jìn)行圖示。另外，在圖6中 例舉了輸出信號(hào)Xn-l、 Qn、 An。
圖6(a)表示在各邏輯門(mén)中高、低電平間的邏輯切換在瞬間完成并且滿(mǎn)足 VThnanc^VThnor。在這種情況下，NAND電路15a、 15b以正常的動(dòng)作時(shí)序輸出 輸出信號(hào)An的脈沖，所以，輸出信號(hào)Xn的脈沖也能夠以正常的動(dòng)作時(shí)序輸出， 移位寄存器l進(jìn)行正常動(dòng)作。
圖6(b)表示在各邏輯門(mén)中高、低電平間的邏輯切換在瞬間完成并且滿(mǎn)足 VThnand〈VThnor。在這種情況下，NAND電路15a、 15b以錯(cuò)誤的動(dòng)作時(shí)序輸出 輸出信號(hào)An的脈沖，所以，輸出信號(hào)Xn的脈沖也以錯(cuò)誤的動(dòng)作時(shí)序輸出，移位 寄存器l進(jìn)行錯(cuò)誤動(dòng)作。
圖6(c)表示在各邏輯門(mén)中高、低電平間的邏輯切換非瞬間完成而是呈現(xiàn)出 過(guò)渡狀態(tài)并且滿(mǎn)足VThnand〈VThnor。作為其中一個(gè)示例，圖6(c)表示了時(shí)鐘信 號(hào)CK的波形失真較大的情形。為便于說(shuō)明，與上述瞬間完成的情況同樣地表示 了時(shí)鐘信號(hào)CKnand、 CKnor的邏輯切換，輸出信號(hào)Xn-l、 Qn、 An呈現(xiàn)了過(guò)渡 狀態(tài)。在這種情況下，NAND電路15a、 15b以錯(cuò)誤的動(dòng)作時(shí)序輸出輸出信號(hào)An 的V狀脈沖。當(dāng)邏輯閾值VThnand與邏輯閾值Vthnor之差變大時(shí)上述V狀脈沖的 脈寬td變長(zhǎng)且底部VX降低(g卩，脈沖變大)，當(dāng)邏輯閾值VThnand與邏輯閾值 Vthnor之差變小時(shí)上述V狀脈沖的脈寬td變短且底部VX抬高(即，脈沖變小)。如 果上述V狀脈沖變大、底部VX低于NOR電路16a、 16b的邏輯閾值Vthnor時(shí)，移 位寄存器l就會(huì)進(jìn)行錯(cuò)誤動(dòng)作。
時(shí)鐘信號(hào)CK、 CKB的波形失真歸因于例如，由于液晶面板增大而配線 變長(zhǎng)，從而導(dǎo)致需傳送時(shí)鐘信號(hào)的負(fù)載增加。另外，當(dāng)時(shí)鐘信號(hào)CK、 CKB變成 高頻信號(hào)并且波形出現(xiàn)失真的期間增加而達(dá)到時(shí)鐘周期不能容許的程度時(shí)，波 形失真就很容易導(dǎo)致發(fā)生錯(cuò)誤動(dòng)作。
此外，在圖1中輸出信號(hào)Q被作為移位寄存器1的輸出信號(hào)的情況下，優(yōu)選 的是，某一級(jí)的、移位寄存器l的輸出信號(hào)與其下下一級(jí)的、移位寄存器l的輸 出信號(hào)不相互重疊。其理由為下述，即如果移位寄存器l的輸出信號(hào)為雙倍 脈沖，那么，在利用該雙倍脈沖來(lái)導(dǎo)通用于導(dǎo)通/截止某一級(jí)的源極信號(hào)線的
模擬開(kāi)關(guān)時(shí)，在上述雙倍脈沖的中途，下一級(jí)的雙倍脈沖被輸出從而使得下一 級(jí)的模擬開(kāi)關(guān)也被導(dǎo)通。因此，在本級(jí)和下一級(jí)的模擬開(kāi)關(guān)均導(dǎo)通的狀態(tài)下， 本級(jí)的源極信號(hào)線和下一級(jí)的源極信號(hào)線均利用本級(jí)的數(shù)據(jù)信號(hào)電壓進(jìn)行充 電。在本級(jí)的雙倍脈沖的末期，本級(jí)的源極信號(hào)線完成充電而電壓穩(wěn)定，所以， 在本級(jí)的模擬開(kāi)關(guān)截止后，接著，利用下一級(jí)的數(shù)據(jù)信號(hào)對(duì)下一級(jí)的源極信號(hào) 線進(jìn)行充電。在上述下一級(jí)的模擬開(kāi)關(guān)導(dǎo)通的中途，下下一級(jí)的雙倍脈沖被輸 出，因此，下一級(jí)的源極信號(hào)線和下下一級(jí)的源極信號(hào)線均利用下一級(jí)的數(shù)據(jù) 信號(hào)電壓進(jìn)行充電。但是，在上述本級(jí)的雙倍脈沖尚未結(jié)束時(shí)下下一級(jí)的雙倍 脈沖被輸出并使下下一級(jí)的模擬開(kāi)關(guān)被導(dǎo)通時(shí)，這將導(dǎo)致之前已完成充電且電 壓穩(wěn)定的本級(jí)的源極信號(hào)線的電壓發(fā)生變化?；谏鲜?，優(yōu)選在本級(jí)的雙倍脈 沖結(jié)束后輸出下下一級(jí)的雙倍脈沖。
圖7表示現(xiàn)有技術(shù)中用于防止上述雙倍脈沖發(fā)生重疊的結(jié)構(gòu)。圖7的電路是 通過(guò)在上述圖14的移位寄存器201中追加雙倍脈沖重疊去除部25(25-1 ， 25-2……)而得到的電路。雙倍脈沖重疊去除部25具有NOR電路25a和延遲電路 25b。在延遲電路25b中，串聯(lián)連接預(yù)定個(gè)數(shù)的反相器。對(duì)延遲電路25b的輸入 端輸入本級(jí)的觸發(fā)器21的輸出信號(hào)Q。 NOR電路25a對(duì)上述延遲電路25b的輸出 信號(hào)和下一級(jí)的輸出信號(hào)X進(jìn)行NOR運(yùn)算，并輸出作為雙倍脈沖的輸出信號(hào)
在本實(shí)施方式中，防止由于上述時(shí)鐘信號(hào)CK、 CKB發(fā)生波形失真、高頻 率化以及邏輯運(yùn)算電路的邏輯閾值存在差異等因素所導(dǎo)致的錯(cuò)誤動(dòng)作，并去除 雙倍脈沖重疊。
圖8表示本實(shí)施方式的移位寄存器91的一部分結(jié)構(gòu)。
移位寄存器91包括觸發(fā)器部2和錯(cuò)誤動(dòng)作防止部60。錯(cuò)誤動(dòng)作防止部60在 每一級(jí)都設(shè)置有錯(cuò)誤動(dòng)作防止電路61(61-1， 61-2，……)。錯(cuò)誤動(dòng)作防止電路61 具有時(shí)鐘脈沖提取部13(13a， 13b)、波形定時(shí)整形部14(14a， 14b)、延遲電路17 和雙倍脈沖生成電路18。
延遲電路17由反相器17a和反相器17b的串聯(lián)電路構(gòu)成。對(duì)延遲電路17的輸 入端輸入延遲電路17所屬級(jí)的觸發(fā)器11的輸出信號(hào)Q。延遲電路17通過(guò)反相器 17a、 17b生成并輸出延遲信號(hào)Qd(Qdl， Qd2，……(末尾的數(shù)字表示所屬級(jí)的序 號(hào)))，所述延遲信號(hào)Qd是輸出信號(hào)Q經(jīng)延遲后的信號(hào)。
與圖1同樣地，對(duì)時(shí)鐘脈沖提取部13a的NAND電路15a的一個(gè)輸入端輸入時(shí)
鐘信號(hào)CK,對(duì)NAND電路15a的另一個(gè)輸入端輸入其所屬級(jí)的上述延遲信號(hào) Qd(Qdl， Qd3，……)。另外，與圖1同樣地，對(duì)時(shí)鐘脈沖提取部13b的NAND電 路15b的一個(gè)輸入端輸入時(shí)鐘信號(hào)CKB，對(duì)NAND電路15b另一個(gè)輸入端輸入其 所屬級(jí)的上述延遲信號(hào)Qd(Qd2， Qd4,……)。
雙倍脈沖生成電路18具有反相器18a和NOR電路18b。對(duì)反相器18a的輸入 端輸入其所屬級(jí)的上述延遲信號(hào)Qd。NOR電路18b對(duì)上述反相器18a的輸出信號(hào) 和下一級(jí)的輸出信號(hào)X進(jìn)行NOR運(yùn)算，并輸出作為雙倍脈沖的輸出信號(hào) Qno(Qnol， Qno2，......)。
上述錯(cuò)誤動(dòng)作防止電路61的結(jié)構(gòu)為在圖l的時(shí)鐘脈沖提取部13(13a， 13b)、 波形定時(shí)整形部14(14a， 14b)的基礎(chǔ)上進(jìn)一步追加延遲電路17和雙倍脈沖生成 電路18。上述錯(cuò)誤動(dòng)作防止電路61由進(jìn)行MOS型邏輯運(yùn)算的邏輯運(yùn)算電路構(gòu) 成。
圖9是表示上述結(jié)構(gòu)的移位寄存器91的動(dòng)作的時(shí)序圖。與圖6(a) 圖6(c)同 樣地，時(shí)鐘信號(hào)CK、 CKB出現(xiàn)波形失真，并且滿(mǎn)足VThnand〈VThnor。在時(shí)鐘 信號(hào)CK、 CKB的下側(cè)所示的"H" 、 "L"分別表示NAND電路15a、 15b所識(shí) 別的高、低電平，在時(shí)鐘信號(hào)CK、 CKB的上側(cè)所示的"H" 、 "L"分別表示 NOR電路16a、 16b所識(shí)別的高、低電平。
由圖9可知，輸出信號(hào)Ql成為延遲信號(hào)Qdl后被輸入時(shí)鐘脈沖提取部13a， 所以，在開(kāi)始提取高電平期間的時(shí)鐘信號(hào)CK之前，NAND電路15a僅僅執(zhí)行對(duì) 被識(shí)別為高電平的時(shí)鐘信號(hào)CK和低電平的延遲信號(hào)Qdl的NAND運(yùn)算以及對(duì)被 識(shí)別為低電平的時(shí)鐘信號(hào)CK和延遲信號(hào)Qdl的NAND運(yùn)算，因此，輸出信號(hào)A1 不會(huì)變成低電平。所以，NAND電路15a生成輸出信號(hào)Al，輸出信號(hào)A1是正常 提取預(yù)定量(本實(shí)施方式中， 一個(gè)時(shí)鐘脈沖)的時(shí)鐘信號(hào)CK的脈沖的結(jié)果。另外， 在高電平的時(shí)鐘信號(hào)CK的提取期間內(nèi)，NOR電路16a將時(shí)鐘信號(hào)CKB識(shí)別為低 電平，所以，NOR電路16a生成并輸出輸出信號(hào)Xl，輸出信號(hào)X1是輸出信號(hào)A1 經(jīng)電平反轉(zhuǎn)后的信號(hào)。之后，各級(jí)進(jìn)行相同的信號(hào)生成動(dòng)作。
在提取上述時(shí)鐘信號(hào)CK的脈沖時(shí)，如果延遲信號(hào)Qdl相對(duì)于輸出信號(hào)Ql 的延遲在時(shí)鐘信號(hào)CK的提取脈沖開(kāi)始之前結(jié)束，就提取時(shí)鐘信號(hào)CK的一個(gè)完 整脈沖。但是，如果上述延遲一直持續(xù)到提取脈沖開(kāi)始之后，就提取時(shí)鐘信號(hào) CK的一個(gè)完整脈沖的一部分。根據(jù)本實(shí)施方式，在提取脈沖開(kāi)始之前結(jié)束上述 延遲，從而正常地生成輸出信號(hào)X1的開(kāi)始定時(shí)。
另外，使輸出信號(hào)Q(Q1， Q2，……)成為延遲信號(hào)Qd(Qdl， Qd2， )，
由此，延遲信號(hào)Qd2、 Qd3、 Qd4的脈沖較輸出信號(hào)Q(Ql， Q2，……)的脈沖邊 緣僅僅延遲圖示的"延遲"量后開(kāi)始。輸出信號(hào)Qnol的脈沖在延遲信號(hào)Qdl的 脈沖開(kāi)始定時(shí)開(kāi)始，在輸出信號(hào)X2的脈沖開(kāi)始定時(shí)結(jié)束。輸出信號(hào)Qno2的脈沖 在延遲信號(hào)Qd2的脈沖幵始定時(shí)開(kāi)始，在輸出信號(hào)X3的脈沖開(kāi)始定時(shí)結(jié)束。輸 出信號(hào)Qno3的脈沖在延遲信號(hào)Qd3的脈沖開(kāi)始定時(shí)開(kāi)始，在輸出信號(hào)X4的脈沖 開(kāi)始定時(shí)結(jié)束。這樣，在輸出信號(hào)Qno的脈沖和下下一級(jí)的輸出信號(hào)QiK)的脈沖 之間，必定設(shè)置有"延遲"量的間隔。通過(guò)上述，即使時(shí)鐘信號(hào)CK、 CKB之間 存在波形失真并且邏輯門(mén)之間發(fā)生諸如VThnancKVthnor那樣的邏輯閾值差，也 能夠正常地生成下一級(jí)觸發(fā)器的輸入信號(hào)，并且可除去雙倍脈沖的重疊。
圖10表示本實(shí)施方式的另外一種移位寄存器、即，移位寄存器92的一部分 結(jié)構(gòu)。
移位寄存器92包括觸發(fā)器部2和錯(cuò)誤動(dòng)作防止部70。錯(cuò)誤動(dòng)作防止部70在 每一級(jí)都設(shè)置有錯(cuò)誤動(dòng)作防止電路71(71-1， 71-2，……)。錯(cuò)誤動(dòng)作防止電路71 具有時(shí)鐘脈沖提取部13(13a， 13b)、波形定時(shí)整形部14(14a， 14b)和延遲電路19。
延遲電路19具有反相器19a、 19b、 19c和NOR電路19d。對(duì)反相器19a輸入 其所屬級(jí)的觸發(fā)器11的輸出信號(hào)Q(Q1， Q2,……)，對(duì)反相器19b輸入輸出信號(hào) Q(Ql, Q2，……)的電平反轉(zhuǎn)信號(hào)QB(QB1， QB2， )。反相器19b和反相器
19c相互串聯(lián)連接。上述電平反轉(zhuǎn)信號(hào)QB被輸入反相器19b，反相器19b的輸出 信號(hào)被輸入反相器19c。通過(guò)反相器19b和反相器19c使得電平反轉(zhuǎn)信號(hào)QB發(fā)生 延遲，并由反相器19c輸出延遲信號(hào)QBd(QBdl， QBd2，……)。NOR電路19d 對(duì)上述電平反轉(zhuǎn)信號(hào)QB和反相器19c的輸出信號(hào)進(jìn)行NOR運(yùn)算，生成并輸出中 間信號(hào)Qno(Qnol， Qno2，……)。中間信號(hào)Qno還作為移位寄存器92的輸出信 號(hào)的雙倍脈沖發(fā)生作用。
與圖1同樣地，對(duì)時(shí)鐘脈沖提取部13a的NAND電路15a的一個(gè)輸入端輸入時(shí) 鐘信號(hào)CK，對(duì)NAND電路15a的另一個(gè)輸入端輸入其所屬級(jí)的上述中間信號(hào) Qno(Qnol， Qno3， )。另外，與圖1同樣地，對(duì)時(shí)鐘脈沖提取部13b的NAND
電路15b的一個(gè)輸入端輸入時(shí)鐘信號(hào)CKB，對(duì)NAND電路15b另一個(gè)輸入端輸入 其所屬級(jí)的上述中間信號(hào)Qno(Qno2， Qno4，……)。
上述錯(cuò)誤動(dòng)作防止電路71的結(jié)構(gòu)為在圖l的時(shí)鐘脈沖提取部13(13a， 13b)、 波形定時(shí)整形部14(14a， 14b)的基礎(chǔ)上進(jìn)一步追加延遲電路19。上述錯(cuò)誤動(dòng)作
防止電路71由進(jìn)行MOS型邏輯運(yùn)算的邏輯運(yùn)算電路構(gòu)成。
圖11是表示上述結(jié)構(gòu)的移位寄存器92的動(dòng)作的時(shí)序圖。假定與圖6(a) 圖 6(c)同樣地，時(shí)鐘信號(hào)CK、 CKB出現(xiàn)波形失真，并且，滿(mǎn)足VThnand〈VThnor。 在時(shí)鐘信號(hào)CK、 CKB的下側(cè)所示的"H" 、 "L"分別表示NAND電路15a、 15b 所識(shí)別的高、低電平，在時(shí)鐘信號(hào)CK、 CKB的上側(cè)所示的"H" 、 "L"分別 表示NOR電路16a、 16b所識(shí)別的高、低電平。
由圖11可知，由輸出信號(hào)Ql生成的電平反轉(zhuǎn)信號(hào)QBl在成為中間信號(hào)Qnol 后被輸入時(shí)鐘脈沖提取部I3a,所以，在開(kāi)始提取高電平期間的時(shí)鐘信號(hào)CK之 前，NAND電路15a僅僅執(zhí)行對(duì)被識(shí)別為高電平的時(shí)鐘信號(hào)CK和低電平的中間 信號(hào)Qnol的NAND運(yùn)算以及對(duì)被識(shí)別為低電平的時(shí)鐘信號(hào)CK和中間信號(hào)Qnol 的NAND運(yùn)算，因此，輸出信號(hào)A1不會(huì)變成低電平。所以，NAND電路15a生成 輸出信號(hào)A1，輸出信號(hào)A1是正常提取預(yù)定量(在此，比一個(gè)時(shí)鐘脈沖短的脈沖) 的時(shí)鐘信號(hào)CK的脈沖的結(jié)果。另外，在高電平的時(shí)鐘信號(hào)CK的提取期間內(nèi)， NOR電路16a將時(shí)鐘信號(hào)CKB識(shí)別為低電平，所以，NOR電路16a生成并輸出輸 出信號(hào)X1，輸出信號(hào)X1是輸出信號(hào)A1經(jīng)電平反轉(zhuǎn)后的信號(hào)。之后，各級(jí)進(jìn)行 相同的信號(hào)生成動(dòng)作。
在提取上述時(shí)鐘信號(hào)CK的脈沖時(shí)，如果延遲信號(hào)QBdl相對(duì)于輸出信號(hào) Ql(電平反轉(zhuǎn)信號(hào)QBdl)的延遲在時(shí)鐘信號(hào)CK的提取脈沖開(kāi)始之前結(jié)束，就從 上述脈沖的開(kāi)始定時(shí)提取時(shí)鐘信號(hào)CK的一個(gè)脈沖。但是，如果上述延遲一直持 續(xù)到提取脈沖開(kāi)始之后，就從上述脈沖的開(kāi)始定時(shí)后提取時(shí)鐘信號(hào)CK的脈沖。 根據(jù)本實(shí)施方式，在提取脈沖的開(kāi)始定時(shí)之前結(jié)束上述延遲，從而正常地生成 輸出信號(hào)X1的開(kāi)始定時(shí)。
另外，根據(jù)輸出信號(hào)Q(Q1， Q2，……)，使電平反轉(zhuǎn)信號(hào)QB成為延遲信號(hào)
QBd(QBdl， QBd2，......)，由此，延遲信號(hào)QBd2、 QBd3、 QBd4的脈沖較電平
反轉(zhuǎn)信號(hào)QB的脈沖邊緣僅僅延遲圖示的"延遲"量后開(kāi)始。移位寄存器92的輸 出信號(hào)、SP，中間信號(hào)Qnol的脈沖在延遲信號(hào)QBdl的脈沖開(kāi)始定時(shí)開(kāi)始，在 輸出信號(hào)X2的脈沖開(kāi)始定時(shí)結(jié)束。移位寄存器92的輸出信號(hào)、即，中間信號(hào)Qno2 的脈沖在延遲信號(hào)QBd2的脈沖開(kāi)始定時(shí)開(kāi)始，在輸出信號(hào)X3的脈沖開(kāi)始定時(shí) 結(jié)束。移位寄存器92的輸出信號(hào)、即，中間信號(hào)Qno3的脈沖在延遲信號(hào)QBd3 的脈沖開(kāi)始定時(shí)開(kāi)始，在輸出信號(hào)X4的脈沖開(kāi)始定時(shí)結(jié)束。這樣，在中間信號(hào) Qno的脈沖和下下一級(jí)的中間信號(hào)Qno的脈沖之間，必定設(shè)置有"延遲"量的間 隔。通過(guò)上述，即使時(shí)鐘信號(hào)CK、 CKB之間存在波形失真并且邏輯門(mén)之間發(fā)生 諸如VThnand〈Vthnor那樣的邏輯閾值差，也能夠正常地生成下一級(jí)觸發(fā)器的輸 入信號(hào)，并且可除去雙倍脈沖的重疊。
另外，本發(fā)明的驅(qū)動(dòng)電路可以構(gòu)成為上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘 信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘 信號(hào)的相位彼此錯(cuò)開(kāi)，關(guān)于上述邏輯運(yùn)算，在上述移位寄存器的第奇數(shù)級(jí)或第 偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì) 上述觸發(fā)器的輸出信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是 對(duì)上述第一NAND運(yùn)算的結(jié)果和第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器 的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是 對(duì)上述觸發(fā)器的輸出信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算 是對(duì)上述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng) 作。
此外，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算生成觸發(fā)器的輸出信號(hào)，其中， 第一NOR運(yùn)算利用了第一NAND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二NAND 運(yùn)算的結(jié)果。上述成觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。雖然 第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相位彼 此錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防止移 位寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠很容易地實(shí)現(xiàn)一種可防止移位寄 存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的驅(qū) 動(dòng)電路。
本發(fā)明的驅(qū)動(dòng)電路還可以構(gòu)成為上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào) 具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào) 的相位彼此錯(cuò)開(kāi)，關(guān)于上述邏輯運(yùn)算，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā) 器的輸出信號(hào)經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，在上述移位寄存器
的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一 NAND運(yùn)算是對(duì)上述延遲信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR 運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述 移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二 NAND運(yùn)算是對(duì)上述延遲信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR 運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng)作。
此外，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算來(lái)生成觸發(fā)器的輸出信號(hào)，其 中，第一NOR運(yùn)算利用了第一NAND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二 NAND運(yùn)算的結(jié)果。上述觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。 雖然第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相 位彼此錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防 止移位寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠很容易地實(shí)現(xiàn)一種可防止移位寄 存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的驅(qū) 動(dòng)電路。
另外，在第一NAND運(yùn)算和第二NAND運(yùn)算中利用觸發(fā)器的輸出信號(hào)的延 遲信號(hào)，所以，能夠取得這樣的效果，即即使第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào) 存在波形失真并且邏輯運(yùn)算電路的邏輯門(mén)之間發(fā)生邏輯閾值差，也能夠正常地 生成下一級(jí)觸發(fā)器的輸入信號(hào)。
并且，如果利用上述延遲信號(hào)，能夠取得這樣的效果，S卩可生成不與下 下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信 號(hào)。
本發(fā)明的驅(qū)動(dòng)電路還可以構(gòu)成為..上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào) 具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào) 的相位彼此錯(cuò)開(kāi)，關(guān)于上述邏輯運(yùn)算，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出信號(hào)的電平反轉(zhuǎn)信號(hào)經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，通
過(guò)對(duì)上述延遲信號(hào)和上述電平反轉(zhuǎn)信號(hào)進(jìn)行NOR運(yùn)算生成中間信號(hào)，在上述移 位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn) 算，該第一NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算， 該第一NOR運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR 運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn) 算，該第二NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算， 該第二NOR運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR 運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng)作。
此外，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算生成觸發(fā)器的輸出信號(hào)，其中， 第一NOR運(yùn)算利用了第一NAND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二NAND 運(yùn)算的結(jié)果。上述觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。雖然第 一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相位彼此 錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防止移位 寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠很容易地實(shí)現(xiàn)一種可防止移位寄 存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的驅(qū) 動(dòng)電路。
另外，在第一NAND運(yùn)算和第二NAND運(yùn)算中利用觸發(fā)器的輸出信號(hào)的延 遲信號(hào)，所以，能夠取得這樣的效果，即即使第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào) 存在波形失真并且邏輯運(yùn)算電路的邏輯門(mén)之間發(fā)生邏輯閾值差，也能夠正常地 生成下一級(jí)觸發(fā)器的輸入信號(hào)。
并且，如果利用上述中間信號(hào)，能夠取得這樣的效果，即可生成不與下 下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信 號(hào)0
本發(fā)明的驅(qū)動(dòng)電路還可以構(gòu)成為所生成的上述下一級(jí)觸發(fā)器的輸入信號(hào) 兼用作上述移位寄存器的輸出信號(hào)。
根據(jù)上述發(fā)明，能夠取得這樣的效果，S卩無(wú)需另外生成下一級(jí)觸發(fā)器的 輸入信號(hào)。
本發(fā)明的驅(qū)動(dòng)電路還可以構(gòu)成為通過(guò)對(duì)上述延遲信號(hào)的電平反轉(zhuǎn)信號(hào)和 上述下一級(jí)觸發(fā)器的再下一級(jí)觸發(fā)器的輸入信號(hào)進(jìn)行NOR運(yùn)算生成上述移位 寄存器的輸出信號(hào)。
根據(jù)上述發(fā)明，利用上述延遲信號(hào)，能夠取得這樣的效果，即可生成不 與下下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出 信號(hào)。
本發(fā)明的驅(qū)動(dòng)電路還可以構(gòu)成為上述中間信號(hào)被用作上述移位寄存器的 輸出信號(hào)。
根據(jù)上述發(fā)明，能夠取得這樣的效果，即可生成不與下下一級(jí)的、移位 寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信號(hào)。 本發(fā)明的顯示裝置可包括上述驅(qū)動(dòng)電路和上述顯示面板。
根據(jù)上述發(fā)明，可取得這樣的效果，S卩，能夠?qū)崿F(xiàn)一種可抑制由穿越性電 流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的顯示裝置。
本發(fā)明的顯示裝置的驅(qū)動(dòng)方法可以構(gòu)成為上述第一時(shí)鐘信號(hào)和上述第二 時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二
時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)，在上述移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第 一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì)上述觸發(fā)器的輸 出信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述第一 NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他 級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì)上述 觸發(fā)器的輸出信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上 述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算，從而進(jìn)行上述邏輯 運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào)
或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng) 作。
此夕卜，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算生成觸發(fā)器的輸出信號(hào)，其中， 第一NOR運(yùn)算利用了第一NAND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二NAND 運(yùn)算的結(jié)果。上述觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。雖然第 一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相位彼此 錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防止移位 寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠?qū)崿F(xiàn)一種可防止移位寄存器的錯(cuò) 誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的顯示裝置的 驅(qū)動(dòng)方法。本發(fā)明的顯示裝置的驅(qū)動(dòng)方法還可以構(gòu)成為上述第一時(shí)鐘信號(hào)和上述第 二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第
二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出 信號(hào)經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，在上述移位寄存器的第奇數(shù) 級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn) 算是對(duì)上述延遲信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì) 上述第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存 器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算 是對(duì)上述延遲信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上 述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算，從而進(jìn)行上述邏輯 運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng) 作。
此外，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算生成觸發(fā)器的輸出信號(hào)，其中， 第一NOR運(yùn)算利用了第一N AND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二 N AND 運(yùn)算的結(jié)果。上述觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。雖然第
一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相位彼此 錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防止移位 寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠很容易地實(shí)現(xiàn)一種可防止移位寄 存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的顯 示裝置的驅(qū)動(dòng)方法。
另外，在第一NAND運(yùn)算和第二NAND運(yùn)算中利用觸發(fā)器的輸出信號(hào)的延 遲信號(hào)，所以，能夠取得這樣的效果，即即使第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào) 存在波形失真并且邏輯運(yùn)算電路的邏輯門(mén)之間發(fā)生邏輯閾值差，也能夠正常地 生成下一級(jí)觸發(fā)器的輸入信號(hào)。
并且，如果利用上述延遲信號(hào)，能夠取得這樣的效果，即可生成不與下 下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信 號(hào)。
本發(fā)明的顯示裝置的驅(qū)動(dòng)方法還可以構(gòu)成為上述第一時(shí)鐘信號(hào)和上述第
二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第 二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出 信號(hào)的電平反轉(zhuǎn)信號(hào)經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，通過(guò)對(duì)上述
延遲信號(hào)和上述電平反轉(zhuǎn)信號(hào)進(jìn)行NOR運(yùn)算生成中間信號(hào)，在上述移位寄存器 的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一 NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR 運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述 移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二 NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR 運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算，從而進(jìn) 行上述邏輯運(yùn)算。
根據(jù)上述發(fā)明，在移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn) 算，在移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算，由此，可在觸發(fā)器的輸出 信號(hào)無(wú)效時(shí)，利用上述觸發(fā)器的輸出信號(hào)，在各邏輯導(dǎo)出級(jí)中將預(yù)定的邏輯導(dǎo) 出路徑保持為阻斷狀態(tài)。因此，可以阻止在各邏輯導(dǎo)出級(jí)中根據(jù)第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的周期性電平變化而進(jìn)行的多個(gè)邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng) 作。
此外，可通過(guò)第一NOR運(yùn)算和第二NOR運(yùn)算生成觸發(fā)器的輸出信號(hào)，其中， 第一NOR運(yùn)算利用了第一NAND運(yùn)算的結(jié)果，第二NOR運(yùn)算利用了第二NAND 運(yùn)算的結(jié)果。上述觸發(fā)器的輸出信號(hào)可用作下一級(jí)觸發(fā)器的輸入信號(hào)。雖然第 一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間且相位彼此 錯(cuò)開(kāi)，但是，根據(jù)上述結(jié)構(gòu)，可防止觸發(fā)器的輸入信號(hào)的級(jí)間重疊，防止移位 寄存器的錯(cuò)誤動(dòng)作。
通過(guò)上述，可取得這樣的效果，即，能夠很容易地實(shí)現(xiàn)一種可防止移位寄 存器的錯(cuò)誤動(dòng)作并抑制由穿越性電流導(dǎo)致的功耗增加以及高頻噪聲發(fā)生的顯 示裝置的驅(qū)動(dòng)方法。
另外，在第一NAND運(yùn)算和第二NAND運(yùn)算中利用觸發(fā)器的輸出信號(hào)的延 遲信號(hào)和由延遲信號(hào)生成的中間信號(hào)，所以，能夠取得這樣的效果，即即使 第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)存在波形失真并且邏輯運(yùn)算電路的邏輯門(mén)之間 發(fā)生邏輯閾值差，也能夠正常地生成下一級(jí)觸發(fā)器的輸入信號(hào)。
并且，如果利用上述中間信號(hào)，能夠取得這樣的效果，S卩可生成不與下 下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信 號(hào)。
本發(fā)明的顯示裝置的驅(qū)動(dòng)方法還可以構(gòu)成為所生成的上述下一級(jí)觸發(fā)器 的輸入信號(hào)兼用作上述移位寄存器的輸出信號(hào)。
根據(jù)上述發(fā)明，能夠取得這樣的效果，即無(wú)需另外生成下一級(jí)觸發(fā)器的
輸入信號(hào)。
本發(fā)明的顯示裝置的驅(qū)動(dòng)方法還可以構(gòu)成為通過(guò)對(duì)上述延遲信號(hào)的電平 反轉(zhuǎn)信號(hào)和上述下一級(jí)觸發(fā)器的再下一級(jí)觸發(fā)器的輸入信號(hào)進(jìn)行NOR運(yùn)算來(lái)
生成上述移位寄存器的輸出信號(hào)。
根據(jù)上述發(fā)明，能夠取得這樣的效果，即可由上述延遲信號(hào)生成不與下 下一級(jí)的、移位寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信 號(hào)。
本發(fā)明的顯示裝置的驅(qū)動(dòng)方法還可以構(gòu)成為上述中間信號(hào)被用作上述移 位寄存器的輸出信號(hào)。
根據(jù)上述發(fā)明，能夠取得這樣的效果，即可生成不與下下一級(jí)的、移位 寄存器的輸出信號(hào)重疊的雙倍脈沖作為移位寄存器的輸出信號(hào)。
本發(fā)明并不限于上述實(shí)施方式，可在權(quán)利要求所述的范圍內(nèi)進(jìn)行各種變
更。B卩，通過(guò)組合在權(quán)利要求范圍內(nèi)適當(dāng)變更的技術(shù)手段所得到的實(shí)施方式也 包含在本發(fā)明的技術(shù)范圍之內(nèi)。
工業(yè)可利用性
本發(fā)明可適用于液晶顯示裝置。
權(quán)利要求
1.一種驅(qū)動(dòng)電路，具備其各級(jí)包括有觸發(fā)器的移位寄存器，上述各級(jí)通過(guò)MOS型的邏輯運(yùn)算生成下一級(jí)的上述觸發(fā)器的輸入信號(hào)，并且，上述各級(jí)由上述觸發(fā)器的輸出信號(hào)生成作為顯示面板的驅(qū)動(dòng)信號(hào)的上述移位寄存器的輸出信號(hào)，其中，在上述邏輯運(yùn)算中使用上述觸發(fā)器的輸出信號(hào)、第一時(shí)鐘信號(hào)和/或第二時(shí)鐘信號(hào)，其特征在于，在上述觸發(fā)器的輸出信號(hào)無(wú)效時(shí)，對(duì)進(jìn)行上述邏輯運(yùn)算的邏輯運(yùn)算電路輸入上述觸發(fā)器的輸出信號(hào)，由此，在上述邏輯運(yùn)算電路內(nèi)的各邏輯導(dǎo)出級(jí)中進(jìn)行上述邏輯運(yùn)算，使得阻止由上述第一時(shí)鐘信號(hào)和/或上述第二時(shí)鐘信號(hào)的周期性電平變化所引起的多個(gè)邏輯導(dǎo)出路徑間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè)邏輯導(dǎo)出路徑的邏輯導(dǎo)出所使用的電源電壓各異。
2. 根據(jù)權(quán)利要求l所述的驅(qū)動(dòng)電路，其特征在于，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平 期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；關(guān)于上述邏輯運(yùn)算，在上述移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一 NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì)上述觸發(fā)器的輸出 信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述第一NAND 運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn) 行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì)上述觸發(fā)器 的輸出信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上述第二 NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
3. 根據(jù)權(quán)利要求l所述的驅(qū)動(dòng)電路，其特征在于，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平 期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；關(guān)于上述邏輯運(yùn)算，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出信號(hào) 經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，在上述移位寄存器的第奇數(shù)級(jí)或 第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是 對(duì)上述延遲信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述 第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì) 上述延遲信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上述第 二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
4. 根據(jù)權(quán)利要求l所述的驅(qū)動(dòng)電路，其特征在于，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平 期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；關(guān)于上述邏輯運(yùn)算，生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出信號(hào) 的電平反轉(zhuǎn)信號(hào)經(jīng)延遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，通過(guò)對(duì)上述延遲 信號(hào)和上述電平反轉(zhuǎn)信號(hào)進(jìn)行NOR運(yùn)算生成中間信號(hào)，在上述移位寄存器的第 奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一 NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR 運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述 移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二 NAND運(yùn)算是對(duì)上述中間信號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR 運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
5. 根據(jù)權(quán)利要求1至4中的任意一項(xiàng)所述的驅(qū)動(dòng)電路，其特征在于， 所生成的上述下一級(jí)的上述觸發(fā)器的輸入信號(hào)兼用作上述移位寄存器的輸出信號(hào)。
6. 根據(jù)權(quán)利要求3所述的驅(qū)動(dòng)電路，其特征在于，通過(guò)對(duì)上述延遲信號(hào)的電平反轉(zhuǎn)信號(hào)和上述下一級(jí)的上述M發(fā)器的再下 一級(jí)的上述觸發(fā)器的輸入信號(hào)進(jìn)行NOR運(yùn)算生成上述移位寄存器的輸出信號(hào)。
7. 根據(jù)權(quán)利要求4所述的驅(qū)動(dòng)電路，其特征在于， 上述中間信號(hào)被用作上述移位寄存器的輸出信號(hào)。
8. —種顯示裝置，其特征在于，具備權(quán)利要求1至7中的任意一項(xiàng)所述的驅(qū)動(dòng)電路和上述顯示面板。
9. 一種顯示裝置的驅(qū)動(dòng)方法，該顯示裝置的驅(qū)動(dòng)電路具備其各級(jí)包括有觸 發(fā)器的移位寄存器，上述各級(jí)通過(guò)MOS型的邏輯運(yùn)算生成下一級(jí)的上述觸發(fā)器 的輸入信號(hào)，并且，上述各級(jí)由上述觸發(fā)器的輸出信號(hào)生成作為顯示面板的驅(qū) 動(dòng)信號(hào)的上述移位寄存器的輸出信號(hào)，其中，在上述邏輯運(yùn)算中使用上述觸發(fā) 器的輸出信號(hào)、第一時(shí)鐘信號(hào)和/或第二時(shí)鐘信號(hào)，其特征在于，在上述觸發(fā)器的輸出信號(hào)無(wú)效時(shí)，對(duì)進(jìn)行上述邏輯運(yùn)算的邏輯運(yùn)算電路輸入上述觸發(fā)器的輸出信號(hào)，由此，在上述邏輯運(yùn)算電路內(nèi)的各邏輯導(dǎo)出級(jí)中進(jìn) 行上述邏輯運(yùn)算，使得阻止由上述第一時(shí)鐘信號(hào)和/或上述第二時(shí)鐘信號(hào)的周 期性電平變化所引起的多個(gè)邏輯導(dǎo)出路徑間的導(dǎo)通切換動(dòng)作，其中，上述多個(gè) 邏輯導(dǎo)出路徑的邏輯導(dǎo)出所使用的電源電壓各異。
10. 根據(jù)權(quán)利要求9所述的顯示裝置的驅(qū)動(dòng)方法，其特征在于， 上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；在上述移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行 第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì)上述觸發(fā)器的輸出信號(hào)和上述第一時(shí)鐘 信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié)果和上述第 二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn)行第二NAND運(yùn)算并 且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì)上述觸發(fā)器的輸出信號(hào)和上述第 二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié)果和 上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
11. 根據(jù)權(quán)利要求9所述的顯示裝置的驅(qū)動(dòng)方法，其特征在于， 上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出信號(hào)經(jīng)延遲后的信號(hào)且被 輸入上述邏輯運(yùn)算電路，在上述移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一 NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì)上述延遲信號(hào)和上 述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述第一NAND運(yùn)算的結(jié) 果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn)行第二 NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì)上述延遲信號(hào)和上 述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上述第二NAND運(yùn)算的結(jié) 果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
12. 根據(jù)權(quán)利要求9所述的顯示裝置的驅(qū)動(dòng)方法，其特征在于， 上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)具有相等的高電平期間和低電平期間，上述第一時(shí)鐘信號(hào)和上述第二時(shí)鐘信號(hào)的相位彼此錯(cuò)開(kāi)；生成延遲信號(hào)，該延遲信號(hào)是上述觸發(fā)器的輸出信號(hào)的電平反轉(zhuǎn)信號(hào)經(jīng)延 遲后的信號(hào)且被輸入上述邏輯運(yùn)算電路，通過(guò)對(duì)上述延遲信號(hào)和上述電平反轉(zhuǎn) 信號(hào)進(jìn)行NOR運(yùn)算生成中間信號(hào)，在上述移位寄存器的第奇數(shù)級(jí)或第偶數(shù)級(jí)中進(jìn)行第一NAND運(yùn)算并且進(jìn)行第一NOR運(yùn)算，該第一NAND運(yùn)算是對(duì)上述中間 信號(hào)和上述第一時(shí)鐘信號(hào)的NAND運(yùn)算，該第一NOR運(yùn)算是對(duì)上述第一NAND 運(yùn)算的結(jié)果和上述第二時(shí)鐘信號(hào)的NOR運(yùn)算；在上述移位寄存器的其他級(jí)中進(jìn) 行第二NAND運(yùn)算并且進(jìn)行第二NOR運(yùn)算，該第二NAND運(yùn)算是對(duì)上述中間信 號(hào)和上述第二時(shí)鐘信號(hào)的NAND運(yùn)算，該第二NOR運(yùn)算是對(duì)上述第二NAND運(yùn) 算的結(jié)果和上述第一時(shí)鐘信號(hào)的NOR運(yùn)算。
13. 根據(jù)權(quán)利要求9至12中的任意一項(xiàng)所述的顯示裝置的驅(qū)動(dòng)方法，其特征 在于，所生成的上述下一級(jí)的上述觸發(fā)器的輸入信號(hào)兼用作上述移位寄存器的 輸出信號(hào)。
14. 根據(jù)權(quán)利要求ll所述的顯示裝置的驅(qū)動(dòng)方法，其特征在于， 通過(guò)對(duì)上述延遲信號(hào)的電平反轉(zhuǎn)信號(hào)和上述下一級(jí)的上述觸發(fā)器的再下一級(jí)的上述觸發(fā)器的輸入信號(hào)進(jìn)行NOR運(yùn)算，生成上述移位寄存器的輸出信 號(hào)。
15. 根據(jù)權(quán)利要求12所述的顯示裝置的驅(qū)動(dòng)方法，其特征在于， 上述中間信號(hào)被用作上述移位寄存器的輸出信號(hào)。
全文摘要
在移位寄存器(1)中，當(dāng)觸發(fā)器(11)的輸出信號(hào)(Q)無(wú)效時(shí)，輸出信號(hào)(Q)被輸入時(shí)鐘脈沖提取部(13a，13b)的NAND電路(15a，15b)，由此，防止時(shí)鐘信號(hào)(CK，CKB)的周期性電平變化所引起的高電平輸出用的邏輯導(dǎo)出路徑和低電平輸出用的邏輯導(dǎo)出路徑的導(dǎo)通切換動(dòng)作。
文檔編號(hào)G09G3/20GK101361110SQ20068005153
公開(kāi)日2009年2月4日 申請(qǐng)日期2006年9月7日 優(yōu)先權(quán)日2006年1月23日
發(fā)明者村上祐一郎, 清水新策 申請(qǐng)人:夏普株式會(huì)社